JPH05250161A - マイクロコンピュータ装置 - Google Patents
マイクロコンピュータ装置Info
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- JPH05250161A JPH05250161A JP4049220A JP4922092A JPH05250161A JP H05250161 A JPH05250161 A JP H05250161A JP 4049220 A JP4049220 A JP 4049220A JP 4922092 A JP4922092 A JP 4922092A JP H05250161 A JPH05250161 A JP H05250161A
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Abstract
(57)【要約】
【目的】 サブルーチン分岐時・復帰時、あるいは割込
み処理分岐時・復帰時に、プログラムカウンタおよびマ
イクロコンピュータ状態レジスタとスタック間の高速な
データの待避および復帰動作を行わせる。 【構成】 ＰＣおよびＰＳＷの専用スタックブロック１
１と、専用スタックがオーバーフローした時、オーバー
フローデータをメモリに待避させるための専用スタック
ポインタブロック３を備えた。また、スタックブロック
１１の状態を示す内部スタックステータスフラグ１３と
メモリのスタックの状態を示す外部スタックステータス
フラグ１２により、ＣＰＵ制御部１はスタックブロック
１１とメモリ間のデータの転送が必要かどうかを判定
し、データ転送を行う必要がある場合、バスの空きサイ
クルを利用してデータの転送をする。
み処理分岐時・復帰時に、プログラムカウンタおよびマ
イクロコンピュータ状態レジスタとスタック間の高速な
データの待避および復帰動作を行わせる。 【構成】 ＰＣおよびＰＳＷの専用スタックブロック１
１と、専用スタックがオーバーフローした時、オーバー
フローデータをメモリに待避させるための専用スタック
ポインタブロック３を備えた。また、スタックブロック
１１の状態を示す内部スタックステータスフラグ１３と
メモリのスタックの状態を示す外部スタックステータス
フラグ１２により、ＣＰＵ制御部１はスタックブロック
１１とメモリ間のデータの転送が必要かどうかを判定
し、データ転送を行う必要がある場合、バスの空きサイ
クルを利用してデータの転送をする。
Description
【０００１】
【産業上の利用分野】本発明はプログラムカウンタや状
態レジスタの退避処理や復帰処理に必要な時間を減ら
し、プログラムの実行速度を高めたマイクロコンピュー
タ装置に関するものである。
態レジスタの退避処理や復帰処理に必要な時間を減ら
し、プログラムの実行速度を高めたマイクロコンピュー
タ装置に関するものである。
【０００２】
【従来の技術】近年、マイクロコンピュータ（以下、Ｃ
ＰＵという）の処理速度の向上には目ざましいものがあ
るが、その一方で、処理内容もますます複雑化、大規模
化してきている。プログラムの処理スピードを決める要
因の一つに、命令実行時のメモリアクセス頻度がある。
一般に、レジスタ間の算術・論理演算、またはレジスタ
間のデータ転送と比較して、レジスタとメモリ間のデー
タ転送には時間がかかる。このため、メモリアクセスの
頻度が高いとプログラムの処理スピードも低下してく
る。特に、サブルーチン処理時あるいは割込み処理時の
プログラムカウンタ（以下、ＰＣという）、マイクロコ
ンピュータ状態レジスタ（以下、ＰＳＷという）、そし
て汎用レジスタのスタックポインタ（以下、ＳＰとい
う）で示されるメモリ領域への待避・復帰動作は、本来
の目的とする処理以外のオーバーヘッドである。
ＰＵという）の処理速度の向上には目ざましいものがあ
るが、その一方で、処理内容もますます複雑化、大規模
化してきている。プログラムの処理スピードを決める要
因の一つに、命令実行時のメモリアクセス頻度がある。
一般に、レジスタ間の算術・論理演算、またはレジスタ
間のデータ転送と比較して、レジスタとメモリ間のデー
タ転送には時間がかかる。このため、メモリアクセスの
頻度が高いとプログラムの処理スピードも低下してく
る。特に、サブルーチン処理時あるいは割込み処理時の
プログラムカウンタ（以下、ＰＣという）、マイクロコ
ンピュータ状態レジスタ（以下、ＰＳＷという）、そし
て汎用レジスタのスタックポインタ（以下、ＳＰとい
う）で示されるメモリ領域への待避・復帰動作は、本来
の目的とする処理以外のオーバーヘッドである。
【０００３】以下、図７〜図１１を参照して従来のマイ
クロコンピュータ装置について説明する。
クロコンピュータ装置について説明する。
【０００４】まず、図９に、割込み要求受理時のプログ
ラムの処理の流れを示す。図９において、メインルーチ
ン実行中に割込み要求が受理されると、ＰＣおよびＰＳ
Ｗはスタックに待避され、ＰＣには割込みルーチンの先
頭アドレスがセットされて、新しいアドレスより命令が
実行される。割込みルーチンでは、一般に先ずそのルー
チンで使用する汎用レジスタの待避命令が実行される。
その後、割込み要求に対する応答処理の実行し、次に待
避したレジスタの復帰命令の実行し、そして最後に復帰
命令が実行されて、ＰＣおよびＰＳＷは元の値に復帰
し、メインルーチンの実行が再開される。ここで、分岐
時のＰＣ、ＰＳＷの待避、およびレジスタ待避命令の実
行は、割込みが受理されてから実際に応答処理に入るま
でのオーバヘッドタイムであり、特に早急な応答を必要
とする場合には、このオーバヘッドタイムが大きな問題
となる場合がある。
ラムの処理の流れを示す。図９において、メインルーチ
ン実行中に割込み要求が受理されると、ＰＣおよびＰＳ
Ｗはスタックに待避され、ＰＣには割込みルーチンの先
頭アドレスがセットされて、新しいアドレスより命令が
実行される。割込みルーチンでは、一般に先ずそのルー
チンで使用する汎用レジスタの待避命令が実行される。
その後、割込み要求に対する応答処理の実行し、次に待
避したレジスタの復帰命令の実行し、そして最後に復帰
命令が実行されて、ＰＣおよびＰＳＷは元の値に復帰
し、メインルーチンの実行が再開される。ここで、分岐
時のＰＣ、ＰＳＷの待避、およびレジスタ待避命令の実
行は、割込みが受理されてから実際に応答処理に入るま
でのオーバヘッドタイムであり、特に早急な応答を必要
とする場合には、このオーバヘッドタイムが大きな問題
となる場合がある。
【０００５】また、このレジスタ群の待避・復帰処理の
中で、汎用レジスタは、割込みルーチンの中で使用する
レジスタのみが割込みルーチン（あるいはサブルーチ
ン）内に書かれているレジスタ待避の機械語命令により
待避されるのに対して、ＰＣおよびＰＳＷは、割込み分
岐処理（あるいはサブルーチン分岐処理）のマイクロシ
ーケンスの実行過程で必ず待避される。
中で、汎用レジスタは、割込みルーチンの中で使用する
レジスタのみが割込みルーチン（あるいはサブルーチ
ン）内に書かれているレジスタ待避の機械語命令により
待避されるのに対して、ＰＣおよびＰＳＷは、割込み分
岐処理（あるいはサブルーチン分岐処理）のマイクロシ
ーケンスの実行過程で必ず待避される。
【０００６】以下、従来のサブルーチン分岐・復帰処理
（あるいは割込み分岐・復帰）処理実行時のＰＣ、ＰＳ
Ｗのメモリへの待避・復帰動作の一例について説明す
る。
（あるいは割込み分岐・復帰）処理実行時のＰＣ、ＰＳ
Ｗのメモリへの待避・復帰動作の一例について説明す
る。
【０００７】先ず、サブルーチン分岐（あるいは割込み
分岐）処理実行時のＰＣおよびＰＳＷの待避処理につい
て説明する。
分岐）処理実行時のＰＣおよびＰＳＷの待避処理につい
て説明する。
【０００８】図１０はサブルーチン分岐（あるいは割込
み分岐）処理実行時のマイクロ命令の実行シーケンスを
フローチャートで示したものである。図１０に示す通
り、サブルーチン分岐（あるいは割込み分岐）時には、
ＣＰＵ内部では、次の順序でマイクロ命令が実行され
る。すなわち、ＳＰデクリメント命令実行、ＰＣ待避命
令実行、ＳＰデクリメント命令実行、ＰＳＷ待避命令実
行、ＰＣ更新命令実行の順である。
み分岐）処理実行時のマイクロ命令の実行シーケンスを
フローチャートで示したものである。図１０に示す通
り、サブルーチン分岐（あるいは割込み分岐）時には、
ＣＰＵ内部では、次の順序でマイクロ命令が実行され
る。すなわち、ＳＰデクリメント命令実行、ＰＣ待避命
令実行、ＳＰデクリメント命令実行、ＰＳＷ待避命令実
行、ＰＣ更新命令実行の順である。
【０００９】図７は従来のＣＰＵの一回路構成を示した
ブロック図である。同図中、１はＣＰＵ制御部、３は従
来のＳＰブロック（以下、ＳＰ２ブロックと呼ぶ。）、
４はＰＣブロック、５はＰＳＷブロック、６はアドレス
バス（ＡＢ）、７はデータバス（ＤＢ）、８はＣＰＵ制
御部１からＣＰＵ内部の各ブロックにマイクロ命令を送
るマイクロ命令バス（ＭＢ）、９はメモリ読み出し制御
信号（ＭＲＥ）、１０はメモリ書込み制御信号（ＭＷ
Ｅ）である。また、アドレスバス６、データバス７、メ
モリ読み出し制御信号９、メモリ書込み制御信号１０は
メモリ（図示せず）に接続される。
ブロック図である。同図中、１はＣＰＵ制御部、３は従
来のＳＰブロック（以下、ＳＰ２ブロックと呼ぶ。）、
４はＰＣブロック、５はＰＳＷブロック、６はアドレス
バス（ＡＢ）、７はデータバス（ＤＢ）、８はＣＰＵ制
御部１からＣＰＵ内部の各ブロックにマイクロ命令を送
るマイクロ命令バス（ＭＢ）、９はメモリ読み出し制御
信号（ＭＲＥ）、１０はメモリ書込み制御信号（ＭＷ
Ｅ）である。また、アドレスバス６、データバス７、メ
モリ読み出し制御信号９、メモリ書込み制御信号１０は
メモリ（図示せず）に接続される。
【００１０】図８は図７に示したＳＰ２ブロック３の内
部構成の一例である。図８において、図７と同じものに
は、同じ符号６、７、８を付してある。
部構成の一例である。図８において、図７と同じものに
は、同じ符号６、７、８を付してある。
【００１１】図８において、３９はマイクロ命令バス８
からの入力をデコードするデコーダ、３０はポインタ値
計算用のカウンタ、また３３、３４、３５、３６は全て
デコーダ３９からの出力信号であり、カウンタ３０に入
力される。このうち、３３はカウンタ・インクリメント
信号、３４はカウンタ・デクリメント信号、３５はカウ
ンタ書込み信号、３６はカウンタ読み出し信号である。
からの入力をデコードするデコーダ、３０はポインタ値
計算用のカウンタ、また３３、３４、３５、３６は全て
デコーダ３９からの出力信号であり、カウンタ３０に入
力される。このうち、３３はカウンタ・インクリメント
信号、３４はカウンタ・デクリメント信号、３５はカウ
ンタ書込み信号、３６はカウンタ読み出し信号である。
【００１２】次に、サブルーチン分岐処理（あるいは割
込みルーチン分岐処理）実行時のＣＰＵ内部の動作につ
いて、図７および図８のブロック図を参照しながら説明
する。
込みルーチン分岐処理）実行時のＣＰＵ内部の動作につ
いて、図７および図８のブロック図を参照しながら説明
する。
【００１３】サブルーチン分岐命令がＣＰＵ制御部１に
より解読されるか、あるいはＣＰＵ制御部１に対して割
込み要求（図示せず）が入力され、受理されると、ＣＰ
Ｕは次に示す一連のマイクロ・シーケンスを実行する。
より解読されるか、あるいはＣＰＵ制御部１に対して割
込み要求（図示せず）が入力され、受理されると、ＣＰ
Ｕは次に示す一連のマイクロ・シーケンスを実行する。
【００１４】まず、ＣＰＵ制御部１はマイクロ命令バス
８に、ＳＰ２ブロック３のポインタ・デクリメント命令
を出力する。このマイクロ命令を図８のデーコーダ３９
で解読し、カウンタ・デクリメント信号３４を“１”と
し、スタックポインタ値がデクリメントされる。
８に、ＳＰ２ブロック３のポインタ・デクリメント命令
を出力する。このマイクロ命令を図８のデーコーダ３９
で解読し、カウンタ・デクリメント信号３４を“１”と
し、スタックポインタ値がデクリメントされる。
【００１５】次に、ＣＰＵ制御部１はマイクロ命令バス
８にＰＣのメモリ上のスタック領域への待避命令を出力
する。ＳＰ２ブロック３内のデコーダ３９は、このマイ
クロ命令を解読し、カウンタ読み出し信号３６を“１”
にする。カウンタ３０は、この読み出し信号３６が入力
されることにより、カウンタ値をアドレスバス６に出力
する。また、同時にＰＣブロック４はこの命令を解読
し、ＰＣの値をデータバス７に出力する。同時にＣＰＵ
制御部１はメモリ書込み制御信号１０を“１”にし、Ｐ
Ｃの内容はＳＰで示されるメモリ上のアドレスに書き込
まれる。
８にＰＣのメモリ上のスタック領域への待避命令を出力
する。ＳＰ２ブロック３内のデコーダ３９は、このマイ
クロ命令を解読し、カウンタ読み出し信号３６を“１”
にする。カウンタ３０は、この読み出し信号３６が入力
されることにより、カウンタ値をアドレスバス６に出力
する。また、同時にＰＣブロック４はこの命令を解読
し、ＰＣの値をデータバス７に出力する。同時にＣＰＵ
制御部１はメモリ書込み制御信号１０を“１”にし、Ｐ
Ｃの内容はＳＰで示されるメモリ上のアドレスに書き込
まれる。
【００１６】次に、ＣＰＵ制御部１はマイクロ命令バス
８にＳＰのポインタ・デクリメント命令を出力する。前
記同様にＳＰ２ブロック３内のカウンタ３０の内容はデ
クリメントされる。
８にＳＰのポインタ・デクリメント命令を出力する。前
記同様にＳＰ２ブロック３内のカウンタ３０の内容はデ
クリメントされる。
【００１７】次に、ＣＰＵ制御部１はマイクロ命令バス
８に、ＰＳＷのメモリ上のスタック領域への待避命令を
出力する。ＳＰ２ブロック３内のデコーダ３９はこのマ
イクロ命令を解読し、前記と同様にカウンタ３０の内容
がアドレスバス６に出力される。また、ＰＳＷブロック
５はこの命令を解読し、ＰＳＷの内容をデータバス７に
出力する。同時にＣＰＵ制御部１はメモリ書込み制御信
号１０を“１”にし、ＰＣの内容はＳＰで示されるアド
レスに書き込まれる。
８に、ＰＳＷのメモリ上のスタック領域への待避命令を
出力する。ＳＰ２ブロック３内のデコーダ３９はこのマ
イクロ命令を解読し、前記と同様にカウンタ３０の内容
がアドレスバス６に出力される。また、ＰＳＷブロック
５はこの命令を解読し、ＰＳＷの内容をデータバス７に
出力する。同時にＣＰＵ制御部１はメモリ書込み制御信
号１０を“１”にし、ＰＣの内容はＳＰで示されるアド
レスに書き込まれる。
【００１８】次に、ＣＰＵ制御部１は、データバス７に
分岐アドレスを、マイクロ命令バスにＰＣ更新命令を出
力する。ＰＣブロック４は、このマイクロ命令を解読
し、データバス７の分岐アドレスをＰＣに書込み、ＰＣ
の内容は更新される。以後、ＣＰＵは新しいアドレスよ
りプログラムを実行する。
分岐アドレスを、マイクロ命令バスにＰＣ更新命令を出
力する。ＰＣブロック４は、このマイクロ命令を解読
し、データバス７の分岐アドレスをＰＣに書込み、ＰＣ
の内容は更新される。以後、ＣＰＵは新しいアドレスよ
りプログラムを実行する。
【００１９】次に、従来のサブルーチンからの復帰時
（あるいは、割込み処理からの復帰時）のＰＣおよびＰ
ＳＷの復帰のためのマイクロ・シーケンスの実行過程に
ついて説明する。
（あるいは、割込み処理からの復帰時）のＰＣおよびＰ
ＳＷの復帰のためのマイクロ・シーケンスの実行過程に
ついて説明する。
【００２０】図１１はサブルーチンからの復帰（あるい
は割込みからの復帰）処理実行時のマイクロ命令の実行
シーケンスをフローチャートで示したものである。図１
１に示すとうり、サブルーチンからの復帰（あるいは割
込みからの復帰）時には、ＣＰＵ内部では、次の順序で
マイクロ命令が実行される。すなわち、ＰＳＷ復帰命令
実行、ＳＰインクリメント命令実行、ＰＣ復帰命令実
行、ＳＰインクリメント命令実行の順である。
は割込みからの復帰）処理実行時のマイクロ命令の実行
シーケンスをフローチャートで示したものである。図１
１に示すとうり、サブルーチンからの復帰（あるいは割
込みからの復帰）時には、ＣＰＵ内部では、次の順序で
マイクロ命令が実行される。すなわち、ＰＳＷ復帰命令
実行、ＳＰインクリメント命令実行、ＰＣ復帰命令実
行、ＳＰインクリメント命令実行の順である。
【００２１】サブルーチンからの復帰（あるいは割込み
からの復帰）処理実行時のＣＰＵ内部の動作について、
図７および図８を参照して説明する。
からの復帰）処理実行時のＣＰＵ内部の動作について、
図７および図８を参照して説明する。
【００２２】サブルーチンからの復帰命令（あるいは、
割込み処理からの復帰命令）が、ＣＰＵ制御部１により
解読されると、ＣＰＵは次に示す、一連のマイクロ・シ
ーケンスを実行する。
割込み処理からの復帰命令）が、ＣＰＵ制御部１により
解読されると、ＣＰＵは次に示す、一連のマイクロ・シ
ーケンスを実行する。
【００２３】まず、ＣＰＵ制御部１は、マイクロ命令バ
ス８にＰＳＷのメモリ上のスタック領域からの復帰命令
を出力する。また、同時にメモリ読み出し制御信号９を
“１”にする。ＳＰ２ブロック３内のデコーダ３９はこ
のマイクロ命令を解読し、カウンタ読み出し信号３６を
“１”にする。図８のカウンタ３０はこの読み出し信号
入力によりカウンタの内容をアドレスバス６に出力す
る。メモリはメモリ読み出し制御信号９が“１”となる
ためアドレスバスで示されるアドレスの内容を読み出
し、データバス７に出力する。ＰＳＷブロック５はマイ
クロ命令を解読し、この時のデータバス７の内容をＰＳ
Ｗレジスタに書き込み、ＰＳＷの内容は復帰される。
ス８にＰＳＷのメモリ上のスタック領域からの復帰命令
を出力する。また、同時にメモリ読み出し制御信号９を
“１”にする。ＳＰ２ブロック３内のデコーダ３９はこ
のマイクロ命令を解読し、カウンタ読み出し信号３６を
“１”にする。図８のカウンタ３０はこの読み出し信号
入力によりカウンタの内容をアドレスバス６に出力す
る。メモリはメモリ読み出し制御信号９が“１”となる
ためアドレスバスで示されるアドレスの内容を読み出
し、データバス７に出力する。ＰＳＷブロック５はマイ
クロ命令を解読し、この時のデータバス７の内容をＰＳ
Ｗレジスタに書き込み、ＰＳＷの内容は復帰される。
【００２４】次に、ＣＰＵ制御部１はマイクロ命令バス
８に、ＳＰのポインタ・インクリメント命令を出力す
る。このマイクロ命令をＳＰ２ブロック３内のデコーダ
３９で解読し、カウンタ・インクリメント信号３３を
“１”にする。カウンタ３０はこのカウンタ・インクリ
メント信号入力により、カウンタ値をインクリメントす
る。
８に、ＳＰのポインタ・インクリメント命令を出力す
る。このマイクロ命令をＳＰ２ブロック３内のデコーダ
３９で解読し、カウンタ・インクリメント信号３３を
“１”にする。カウンタ３０はこのカウンタ・インクリ
メント信号入力により、カウンタ値をインクリメントす
る。
【００２５】次に、ＣＰＵ制御部１はマイクロ命令バス
８にＰＣのメモリ上のスタック領域からの復帰命令を出
力する。また、同時にメモリ読み出し制御信号９を
“１”にする。ＳＰ２ブロック３はこのマイクロ命令を
解読し、前記と同様ＳＰの値をアドレスバス６に出力す
る。メモリは、メモリ読み出し制御信号９が“１”とな
るため、アドレスバス６で示されるアドレスの内容を読
み出し、データバス７に出力する。ＰＣブロック４はマ
イクロ命令を解読し、この時のデータバス７の内容をＰ
Ｃに書き込み、ＰＣの内容は復帰される。
８にＰＣのメモリ上のスタック領域からの復帰命令を出
力する。また、同時にメモリ読み出し制御信号９を
“１”にする。ＳＰ２ブロック３はこのマイクロ命令を
解読し、前記と同様ＳＰの値をアドレスバス６に出力す
る。メモリは、メモリ読み出し制御信号９が“１”とな
るため、アドレスバス６で示されるアドレスの内容を読
み出し、データバス７に出力する。ＰＣブロック４はマ
イクロ命令を解読し、この時のデータバス７の内容をＰ
Ｃに書き込み、ＰＣの内容は復帰される。
【００２６】次に、ＣＰＵ制御部１はマイクロ命令バス
８に、ＳＰのポインタ・インクリメント命令を出力す
る。このマイクロ命令をＳＰ２ブロック３内のデコーダ
３９で解読し、前記と同様ＳＰ２ブロック３内のカウン
タ３０の内容をインクリメントする。以後、プログラム
の実行はメインルーチンに戻る。
８に、ＳＰのポインタ・インクリメント命令を出力す
る。このマイクロ命令をＳＰ２ブロック３内のデコーダ
３９で解読し、前記と同様ＳＰ２ブロック３内のカウン
タ３０の内容をインクリメントする。以後、プログラム
の実行はメインルーチンに戻る。
【００２７】
【発明が解決しようとする課題】上記従来のマイクロコ
ンピュータ装置は、サブルーチン分岐、または割込み処
理分岐時（あるいは各々の復帰時）に、ＰＣおよびＰＳ
Ｗの値をメモリ上のスタック領域に待避（あるいは、メ
モリ上のスタック領域から復帰）させる必要がある。こ
れらの待避処理（あるいは、復帰処理）は、レジスタと
メモリ間のデータ転送であり、一般にレジスタ間の算術
演算やレジスタ間の論理演算と比較して多くの実行サイ
クルを必要とする。
ンピュータ装置は、サブルーチン分岐、または割込み処
理分岐時（あるいは各々の復帰時）に、ＰＣおよびＰＳ
Ｗの値をメモリ上のスタック領域に待避（あるいは、メ
モリ上のスタック領域から復帰）させる必要がある。こ
れらの待避処理（あるいは、復帰処理）は、レジスタと
メモリ間のデータ転送であり、一般にレジスタ間の算術
演算やレジスタ間の論理演算と比較して多くの実行サイ
クルを必要とする。
【００２８】またこれらの待避処理や復帰処理は、サブ
ルーチンあるいは割込みルーチンの本来の目的とする処
理以外のオーバヘッドであり、特に早急な応答を要求す
るような割込み処理時には、このオーバヘッドタイムが
大きな問題となる場合がある。
ルーチンあるいは割込みルーチンの本来の目的とする処
理以外のオーバヘッドであり、特に早急な応答を要求す
るような割込み処理時には、このオーバヘッドタイムが
大きな問題となる場合がある。
【００２９】本発明の目的は、このＰＣおよびＰＳＷの
待避処理や復帰処理に必要な時間を減らし、プログラム
の実行スピードを上げることである。
待避処理や復帰処理に必要な時間を減らし、プログラム
の実行スピードを上げることである。
【００３０】
【課題を解決するための手段】本発明は、上記問題を解
決するために、スタックポインタによるメモリへのレジ
スタ待避方式のマイクロコンピュータ装置において、マ
イクロコンピュータ制御装置と、プログラムカウンタ
と、マイクロコンピュータ状態レジスタと、レジスタ待
避命令実行時に汎用レジスタ内容をメモリに待避させる
ための汎用レジスタ用スタックポインタと、サブルーチ
ン分岐処理、あるいは割込み分岐処理のマイクロ・シー
ケンス内でプログラムカウンタおよびマイクロコンピュ
ータ状態レジスタの内容を待避するための専用スタック
と、さらに、専用スタックに最初に待避したデータがオ
ーバーフローした時、オーバーフローしたデータを一時
記憶するための出力バッファレジスタと、出力バッファ
レジスタにセットされたオーバーフローデータをメモリ
に待避するための専用スタックポインタと、専用スタッ
クとメモリ上のスタック領域との間でデータの転送をお
こなうかどうかを決定する手段とを備え、サブルーチン
処理時、あるいは割込み処理時のマイクロ・シーケンス
実行時に、プログラムカウンタおよびマイクロコンピュ
ータ状態レジスタの待避・復帰動作を専用スタックとの
間でおこない、かつ専用スタックとメモリ上のスタック
領域との間でデータの転送をおこなうかどうかを決定
し、データの転送が必要な時には、メモリのバスサイク
ル空き時間にデータ転送をおこなうことを可能とするも
のである。
決するために、スタックポインタによるメモリへのレジ
スタ待避方式のマイクロコンピュータ装置において、マ
イクロコンピュータ制御装置と、プログラムカウンタ
と、マイクロコンピュータ状態レジスタと、レジスタ待
避命令実行時に汎用レジスタ内容をメモリに待避させる
ための汎用レジスタ用スタックポインタと、サブルーチ
ン分岐処理、あるいは割込み分岐処理のマイクロ・シー
ケンス内でプログラムカウンタおよびマイクロコンピュ
ータ状態レジスタの内容を待避するための専用スタック
と、さらに、専用スタックに最初に待避したデータがオ
ーバーフローした時、オーバーフローしたデータを一時
記憶するための出力バッファレジスタと、出力バッファ
レジスタにセットされたオーバーフローデータをメモリ
に待避するための専用スタックポインタと、専用スタッ
クとメモリ上のスタック領域との間でデータの転送をお
こなうかどうかを決定する手段とを備え、サブルーチン
処理時、あるいは割込み処理時のマイクロ・シーケンス
実行時に、プログラムカウンタおよびマイクロコンピュ
ータ状態レジスタの待避・復帰動作を専用スタックとの
間でおこない、かつ専用スタックとメモリ上のスタック
領域との間でデータの転送をおこなうかどうかを決定
し、データの転送が必要な時には、メモリのバスサイク
ル空き時間にデータ転送をおこなうことを可能とするも
のである。
【００３１】また、本発明は、前記専用スタックとメモ
リ上のスタック領域との間でデータ転送をおこなうかど
うかを決定する手段は、専用スタックがオーバーフロー
し、オーバーフローしたデータが専用スタックの出力バ
ッファレジスタにセットされているときのみ“１”とな
り、出力バッファレジスタのデータがメモリ上のスタッ
ク領域に転送されたときに“０”にリセットされる内部
スタックステータスフラグと、プログラムカウンタおよ
びマイクロコンピュータ状態レジスタのメモリ上のスタ
ック領域にデータが存在するときにのみ“１”となるよ
うな外部スタックステータスフラグをプログラムカウン
タおよびマイクロコンピュータ状態レジスタの専用スタ
ックポインタ内に備え、マイクロコンピュータ制御装置
は、サブルーチン分岐あるいは割込み処理分岐のマイク
ロ・シーケンス実行後に、専用スタック内の出力バッフ
ァレジスタの内部スタックステータスフラグを調べ、内
部スタックステータスフラグが“１”の時のみ専用スタ
ックからメモリへのデータ書込みをおこない、またサブ
ルーチン復帰または割込み処理復帰のマイクロ・シーケ
ンス実行後に、プログラムカウンタおよびマイクロコン
ピュータ状態レジスタの待避用スタックポインタの外部
スタックステータスフラグを調べ、外部スタックステー
タスフラグが“１”の時のみメモリから専用スタックへ
データの転送をおこなうものである。
リ上のスタック領域との間でデータ転送をおこなうかど
うかを決定する手段は、専用スタックがオーバーフロー
し、オーバーフローしたデータが専用スタックの出力バ
ッファレジスタにセットされているときのみ“１”とな
り、出力バッファレジスタのデータがメモリ上のスタッ
ク領域に転送されたときに“０”にリセットされる内部
スタックステータスフラグと、プログラムカウンタおよ
びマイクロコンピュータ状態レジスタのメモリ上のスタ
ック領域にデータが存在するときにのみ“１”となるよ
うな外部スタックステータスフラグをプログラムカウン
タおよびマイクロコンピュータ状態レジスタの専用スタ
ックポインタ内に備え、マイクロコンピュータ制御装置
は、サブルーチン分岐あるいは割込み処理分岐のマイク
ロ・シーケンス実行後に、専用スタック内の出力バッフ
ァレジスタの内部スタックステータスフラグを調べ、内
部スタックステータスフラグが“１”の時のみ専用スタ
ックからメモリへのデータ書込みをおこない、またサブ
ルーチン復帰または割込み処理復帰のマイクロ・シーケ
ンス実行後に、プログラムカウンタおよびマイクロコン
ピュータ状態レジスタの待避用スタックポインタの外部
スタックステータスフラグを調べ、外部スタックステー
タスフラグが“１”の時のみメモリから専用スタックへ
データの転送をおこなうものである。
【００３２】さらに、本発明は、専用スタックを双方向
にデータ移動可能な多段シフトレジスタ構成にすること
により、スタックポインタおよびプログラムカウンタの
データ復帰時には、専用スタックの初段のシフトレジス
タの内容、つまり最後に待避されたデータをスタックポ
インタおよびプログラムカウンタに転送し、スタックポ
インタおよびプログラムカウンタのデータ待避時に専用
スタックがオーバーフローした場合には、スタックの最
終段のシフトレジスタの内容、つまりスタックに最初に
待避されたデータが出力バッファレジスタを経由してメ
モリ上のスタック領域に転送するものである。
にデータ移動可能な多段シフトレジスタ構成にすること
により、スタックポインタおよびプログラムカウンタの
データ復帰時には、専用スタックの初段のシフトレジス
タの内容、つまり最後に待避されたデータをスタックポ
インタおよびプログラムカウンタに転送し、スタックポ
インタおよびプログラムカウンタのデータ待避時に専用
スタックがオーバーフローした場合には、スタックの最
終段のシフトレジスタの内容、つまりスタックに最初に
待避されたデータが出力バッファレジスタを経由してメ
モリ上のスタック領域に転送するものである。
【００３３】
【作用】本発明によれば、ＰＣとＰＳＷの専用スタック
をマイクロコンピュータ装置内に備えるため、サブルー
チン分岐・復帰処理実行時（あるいは、割込みルーチン
分岐・復帰処理実行時）にメモリアクセスをする必要が
なく、高速なスタックの待避・復帰動作が可能となる。
また、サブルーチン分岐処理実行時（あるいは割込みル
ーチン分岐処理実行時）に専用スタックがオーバーフロ
ーした場合、あるいはサブルーチンからの復帰処理実行
時（あるいは割込みルーチンからの復帰処理実行時）に
メモリ上のＰＣとＰＳＷの専用スタック領域にデータが
存在した場合は専用スタックとメモリ上のスタック領域
間でデータの転送処理が必要となるが、ＰＣおよびＰＳ
Ｗの待避（あるいは復帰）動作は終了しているため、以
降の分岐後のプログラム処理（あるいは、復帰後のプロ
グラム処理）と並行して該データの転送処理の実行が可
能である。また、バスの空きサイクルを利用することに
より、処理時間の増加なしに該データの転送処理が可能
となる。
をマイクロコンピュータ装置内に備えるため、サブルー
チン分岐・復帰処理実行時（あるいは、割込みルーチン
分岐・復帰処理実行時）にメモリアクセスをする必要が
なく、高速なスタックの待避・復帰動作が可能となる。
また、サブルーチン分岐処理実行時（あるいは割込みル
ーチン分岐処理実行時）に専用スタックがオーバーフロ
ーした場合、あるいはサブルーチンからの復帰処理実行
時（あるいは割込みルーチンからの復帰処理実行時）に
メモリ上のＰＣとＰＳＷの専用スタック領域にデータが
存在した場合は専用スタックとメモリ上のスタック領域
間でデータの転送処理が必要となるが、ＰＣおよびＰＳ
Ｗの待避（あるいは復帰）動作は終了しているため、以
降の分岐後のプログラム処理（あるいは、復帰後のプロ
グラム処理）と並行して該データの転送処理の実行が可
能である。また、バスの空きサイクルを利用することに
より、処理時間の増加なしに該データの転送処理が可能
となる。
【００３４】また、本発明によれば、マイクロコンピュ
ータ制御部は、サブルーチン分岐時（あるいは割込み処
理分岐時）には、ＰＣおよびＰＳＷの専用スタックの内
部スタックステータスフラグを調べ、内部スタックステ
ータスフラグが“１”の時のみ専用スタックからメモリ
へデータの転送を行い、また、サブルーチンからの復帰
時（あるいは、割込み処理からの復帰時）には、ＰＣお
よびＰＳＷの専用スタックポインタ出力を調べ、専用ス
タックポインタ出力が“１”の時のみメモリから専用ス
タックへのデータの転送をおこなうことにより、ＰＣお
よびＰＳＷの専用スタックのオーバフローデータの待避
・復帰動作が可能となる。
ータ制御部は、サブルーチン分岐時（あるいは割込み処
理分岐時）には、ＰＣおよびＰＳＷの専用スタックの内
部スタックステータスフラグを調べ、内部スタックステ
ータスフラグが“１”の時のみ専用スタックからメモリ
へデータの転送を行い、また、サブルーチンからの復帰
時（あるいは、割込み処理からの復帰時）には、ＰＣお
よびＰＳＷの専用スタックポインタ出力を調べ、専用ス
タックポインタ出力が“１”の時のみメモリから専用ス
タックへのデータの転送をおこなうことにより、ＰＣお
よびＰＳＷの専用スタックのオーバフローデータの待避
・復帰動作が可能となる。
【００３５】さらに、本発明によれば、スタックポイン
タおよびプログラムカウンタのデータ復帰時には、専用
スタックの初段のシフトレジスタの内容、つまり最後に
待避されたデータをスタックポインタおよびプログラム
カウンタに転送し、スタックポインタおよびプログラム
カウンタのデータ待避時に専用スタックがオーバーフロ
ーした場合には、スタックの最終段のシフトレジスタの
内容、つまり最初に待避されたデータが、出力バッファ
レジスタを経由してメモリ上のスタック領域に転送され
るため、この点でも高速化を図ることができる。
タおよびプログラムカウンタのデータ復帰時には、専用
スタックの初段のシフトレジスタの内容、つまり最後に
待避されたデータをスタックポインタおよびプログラム
カウンタに転送し、スタックポインタおよびプログラム
カウンタのデータ待避時に専用スタックがオーバーフロ
ーした場合には、スタックの最終段のシフトレジスタの
内容、つまり最初に待避されたデータが、出力バッファ
レジスタを経由してメモリ上のスタック領域に転送され
るため、この点でも高速化を図ることができる。
【００３６】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の一実施例のマイクロコ
ンピュータの構成を示したものである。同図において図
７と同じものには、同じ符号１、３、４、５、６、７、
８、９、１０を付してある。また、ＳＰ２ブロック３の
内部構成は、図７の場合と同様に図８に示す通りであ
る。また図１において、１１はＰＣおよびＰＳＷの専用
スタックブロック、２はサブルーチン分岐、あるいは割
込み処理分岐時に専用スタックがオーバーフローした時
にオーバーフローデータをメモリに待避させるための専
用ＳＰブロック（以下、ＳＰ１ブロックという）、１２
はＳＰ１ブロック２からの出力であり、ＳＰ１ブロック
２内のポインタ値で示されるメモリ上のスタック領域に
データが存在するときにのみ“１”となる外部スタック
ステータスフラグである。１３はＰＣおよびＰＳＷの専
用スタックブロック１１からの出力であり、スタックブ
ロック１１内のスタックがオーバーフローし、オーバー
フローデータが出力バッファレジスタにセットされたと
きに“１”にセットされ、出力バッファレジスタからデ
ータが読み出され、メモリ上のスタック領域に転送され
たとき“０”にリセットされる内部スタックステータス
フラグである。１４はＰＣブロック４とスタックブロッ
ク１１間のデータ転送専用バス、１５はＰＳＷブロック
５とスタックブロック１１間のデータ転送専用バスであ
る。
ながら説明する。図１は本発明の一実施例のマイクロコ
ンピュータの構成を示したものである。同図において図
７と同じものには、同じ符号１、３、４、５、６、７、
８、９、１０を付してある。また、ＳＰ２ブロック３の
内部構成は、図７の場合と同様に図８に示す通りであ
る。また図１において、１１はＰＣおよびＰＳＷの専用
スタックブロック、２はサブルーチン分岐、あるいは割
込み処理分岐時に専用スタックがオーバーフローした時
にオーバーフローデータをメモリに待避させるための専
用ＳＰブロック（以下、ＳＰ１ブロックという）、１２
はＳＰ１ブロック２からの出力であり、ＳＰ１ブロック
２内のポインタ値で示されるメモリ上のスタック領域に
データが存在するときにのみ“１”となる外部スタック
ステータスフラグである。１３はＰＣおよびＰＳＷの専
用スタックブロック１１からの出力であり、スタックブ
ロック１１内のスタックがオーバーフローし、オーバー
フローデータが出力バッファレジスタにセットされたと
きに“１”にセットされ、出力バッファレジスタからデ
ータが読み出され、メモリ上のスタック領域に転送され
たとき“０”にリセットされる内部スタックステータス
フラグである。１４はＰＣブロック４とスタックブロッ
ク１１間のデータ転送専用バス、１５はＰＳＷブロック
５とスタックブロック１１間のデータ転送専用バスであ
る。
【００３７】図２は図１の実施例のＰＣ・ＰＳＷ用スタ
ックブロック１１の一回路構成を示すブロック図であ
る。同図において、図１と同じものには同じ符号７、
８、１３、１４、１５を付してある。
ックブロック１１の一回路構成を示すブロック図であ
る。同図において、図１と同じものには同じ符号７、
８、１３、１４、１５を付してある。
【００３８】図２において、２０はスタックブロック用
マイクロ命令デコーダ回路、２１はＰＣおよびＰＳＷの
専用スタックレジスタ回路、２２はスタックレジスタ回
路２１からメモリ上のスタック領域へデータを転送する
際の出力バッファレジスタ、２３はスタックレジスタ回
路２１のオーバーフローデータの出力バッファレジスタ
２２への転送用データバス、２４は転送用データバス２
３の書込み制御信号、２５はスタックレジスタ回路２１
からＰＣブロック４、ＰＳＷブロック５へのデータ復帰
制御信号、２６は出力バッファレジスタ２２からメモリ
へのＰＣおよびＰＳＷのオーバーフローデータの書込み
制御信号、２７はＰＣブロック４、ＰＳＷブロック５か
らスタックレジスタ回路２１へのデータ待避制御信号で
ある。２８はメモリ上のスタック領域からスタックレジ
スタ回路２１へのデータ読み出し制御信号である。
マイクロ命令デコーダ回路、２１はＰＣおよびＰＳＷの
専用スタックレジスタ回路、２２はスタックレジスタ回
路２１からメモリ上のスタック領域へデータを転送する
際の出力バッファレジスタ、２３はスタックレジスタ回
路２１のオーバーフローデータの出力バッファレジスタ
２２への転送用データバス、２４は転送用データバス２
３の書込み制御信号、２５はスタックレジスタ回路２１
からＰＣブロック４、ＰＳＷブロック５へのデータ復帰
制御信号、２６は出力バッファレジスタ２２からメモリ
へのＰＣおよびＰＳＷのオーバーフローデータの書込み
制御信号、２７はＰＣブロック４、ＰＳＷブロック５か
らスタックレジスタ回路２１へのデータ待避制御信号で
ある。２８はメモリ上のスタック領域からスタックレジ
スタ回路２１へのデータ読み出し制御信号である。
【００３９】図３は図２のスタックレジスタ回路２１の
内部構成の一例であり、双方向に移動可能なｎ段のシフ
トレジスタ、４１1〜４１nから構成される。同図におい
て、図２と同じものには同じ符号、７、１４、１５、２
３、２４、２５、２７、２８を付してある。
内部構成の一例であり、双方向に移動可能なｎ段のシフ
トレジスタ、４１1〜４１nから構成される。同図におい
て、図２と同じものには同じ符号、７、１４、１５、２
３、２４、２５、２７、２８を付してある。
【００４０】図３の回路構成により、ＰＣ、ＰＳＷの待
避・復帰動作時には初段のシフトレジスタ４１1との間
でデータの転送を行い、ＰＣ、ＰＳＷのデータ待避時に
専用スタックがオーバーフローすると、最終段のシフト
レジスタ４１nの内容が出力バッファレジスタ２２への
転送用データバス２３に出力され、同時に出力バッファ
レジスタ２２への書込み信号２４が“１”になり、最初
に待避した最終段のシフトレジスタ４１nの内容が出力
バッファレジスタ２２に書き込まれる。また、メモリ上
のスタック領域のデータのスタックレジスタ回路２１へ
のデータ転送時には、データバス７を介してシフトレジ
スタ４１nに転送される。
避・復帰動作時には初段のシフトレジスタ４１1との間
でデータの転送を行い、ＰＣ、ＰＳＷのデータ待避時に
専用スタックがオーバーフローすると、最終段のシフト
レジスタ４１nの内容が出力バッファレジスタ２２への
転送用データバス２３に出力され、同時に出力バッファ
レジスタ２２への書込み信号２４が“１”になり、最初
に待避した最終段のシフトレジスタ４１nの内容が出力
バッファレジスタ２２に書き込まれる。また、メモリ上
のスタック領域のデータのスタックレジスタ回路２１へ
のデータ転送時には、データバス７を介してシフトレジ
スタ４１nに転送される。
【００４１】図４は図１の実施例のＳＰ１ブロック２の
一回路構成を示すブロック図である。同図において、図
１と同じものには同じ符号６、７、８、１２を付してあ
る。また、図８と同じものにも同じ符号３０、３３、３
４、３５、３６を付してある。
一回路構成を示すブロック図である。同図において、図
１と同じものには同じ符号６、７、８、１２を付してあ
る。また、図８と同じものにも同じ符号３０、３３、３
４、３５、３６を付してある。
【００４２】図４において、３１はスタックポインタの
初期値記憶用レジスタ、３７はカウンタ３０のカウンタ
値出力信号、３８は初期値記憶用レジスタ３１の出力信
号である。カウンタ値出力信号３７と初期値記憶用レジ
スタ３１の出力信号３８はコンパレータ３２の入力とな
る。１２はコンパレータ３２の出力信号であり、前述の
カウンタ値３７とレジスタ値３８が不一致のとき、つま
りメモリ上のスタック領域にデータが存在するときにの
み“１”を出力する。４０はＳＰ１ブロック２のマイク
ロ命令デコーダ回路である。
初期値記憶用レジスタ、３７はカウンタ３０のカウンタ
値出力信号、３８は初期値記憶用レジスタ３１の出力信
号である。カウンタ値出力信号３７と初期値記憶用レジ
スタ３１の出力信号３８はコンパレータ３２の入力とな
る。１２はコンパレータ３２の出力信号であり、前述の
カウンタ値３７とレジスタ値３８が不一致のとき、つま
りメモリ上のスタック領域にデータが存在するときにの
み“１”を出力する。４０はＳＰ１ブロック２のマイク
ロ命令デコーダ回路である。
【００４３】以上の構成において、サブルーチン処理時
または割込み処理時のマイクロコンピュータのＰＣおよ
びＰＳＷの待避・復帰動作を、図１、図２、図３および
図４を参照しながら説明する。
または割込み処理時のマイクロコンピュータのＰＣおよ
びＰＳＷの待避・復帰動作を、図１、図２、図３および
図４を参照しながら説明する。
【００４４】まず、ＰＣおよびＰＳＷの待避時のマイク
ロコンピュータの動作について説明する。サブルーチン
分岐命令がＣＰＵ制御部１により解読されるか、あるい
はＣＰＵ制御部１に対して割込み要求が入力され受理さ
れると、ＣＰＵ制御部１は次に示す一連のマイクロ・シ
ーケンスを実行する。
ロコンピュータの動作について説明する。サブルーチン
分岐命令がＣＰＵ制御部１により解読されるか、あるい
はＣＰＵ制御部１に対して割込み要求が入力され受理さ
れると、ＣＰＵ制御部１は次に示す一連のマイクロ・シ
ーケンスを実行する。
【００４５】まず、図１においてＣＰＵ制御部１はマイ
クロ命令バス８に、ＰＣおよびＰＳＷのスタックブロッ
ク１１への待避命令を出力する。このマイクロ命令はＰ
Ｃブロック４およびＰＳＷブロック５により解読され、
各々の専用バス１４および１５にその内容を出力する。
クロ命令バス８に、ＰＣおよびＰＳＷのスタックブロッ
ク１１への待避命令を出力する。このマイクロ命令はＰ
Ｃブロック４およびＰＳＷブロック５により解読され、
各々の専用バス１４および１５にその内容を出力する。
【００４６】また、図２において、デコーダ回路２０に
はマイクロ命令バス８より、ＰＣおよびＰＳＷのデータ
待避命令が入力される。デコーダ回路２０はこの命令を
解読し、スタックレジスタ回路２１へのデータ待避制御
信号２７を“１”にする。スタックレジスタ回路２１は
データ待避制御信号２７を受けて、その時点のＰＣデー
タ専用バス１４およびＰＳＷデータ専用バス１５上のデ
ータを、図３に示すスタックレジスタ回路２１内の初段
のシフトレジスタ４１1に書き込む。このようにして、
ＰＣブロック４およびＰＳＷブロック５の内容は、マイ
クロコンピュータ内部のスタックブロック１１に待避さ
れる。
はマイクロ命令バス８より、ＰＣおよびＰＳＷのデータ
待避命令が入力される。デコーダ回路２０はこの命令を
解読し、スタックレジスタ回路２１へのデータ待避制御
信号２７を“１”にする。スタックレジスタ回路２１は
データ待避制御信号２７を受けて、その時点のＰＣデー
タ専用バス１４およびＰＳＷデータ専用バス１５上のデ
ータを、図３に示すスタックレジスタ回路２１内の初段
のシフトレジスタ４１1に書き込む。このようにして、
ＰＣブロック４およびＰＳＷブロック５の内容は、マイ
クロコンピュータ内部のスタックブロック１１に待避さ
れる。
【００４７】その後、マイクロ命令バスには、ＰＣブロ
ック４の内容の更新命令が出され、ＰＣブロック４は、
新しいアドレス値をデータバス７から受け取り、以降、
新しいアドレスよりプログラムが実行される。
ック４の内容の更新命令が出され、ＰＣブロック４は、
新しいアドレス値をデータバス７から受け取り、以降、
新しいアドレスよりプログラムが実行される。
【００４８】以上のように、本実施例の回路構成では、
ＰＣおよびＰＳＷのスタックレジスタ回路２１への待避
のためには、一つのマイクロ命令の実行だけでよい。
ＰＣおよびＰＳＷのスタックレジスタ回路２１への待避
のためには、一つのマイクロ命令の実行だけでよい。
【００４９】もし、ＰＣおよびＰＳＷのスタックブロッ
ク１１への待避のためのマイクロ命令実行によりスタッ
クレジスタ回路２１がオーバーフローした場合、オーバ
ーフローデータは、出力バッファレジスタ２２の書込み
信号２４により、図３の最終段のシフトレジスタ４１1
から転送用データバス２３を介して、出力バッファレジ
スタ２２にセットされる。同時に、スタックブロック１
１からの内部スタックステータスフラグ１３は“１”と
なる。ＣＰＵ制御装置１はサブルーチン（あるいは、割
込みルーチン）への分岐後、サブルーチン（あるいは、
割込みルーチン）プログラム実行中にこの内部スタック
ステータスフラグ１３を調べ、“１”の場合、出力バッ
ファレジスタ２２からメモリ上のスタック領域にオーバ
ーフローデータの待避のためのマイクロ・シーケンスを
実行する。
ク１１への待避のためのマイクロ命令実行によりスタッ
クレジスタ回路２１がオーバーフローした場合、オーバ
ーフローデータは、出力バッファレジスタ２２の書込み
信号２４により、図３の最終段のシフトレジスタ４１1
から転送用データバス２３を介して、出力バッファレジ
スタ２２にセットされる。同時に、スタックブロック１
１からの内部スタックステータスフラグ１３は“１”と
なる。ＣＰＵ制御装置１はサブルーチン（あるいは、割
込みルーチン）への分岐後、サブルーチン（あるいは、
割込みルーチン）プログラム実行中にこの内部スタック
ステータスフラグ１３を調べ、“１”の場合、出力バッ
ファレジスタ２２からメモリ上のスタック領域にオーバ
ーフローデータの待避のためのマイクロ・シーケンスを
実行する。
【００５０】このマイクロ・シーケンスは従来例で示し
たＰＣおよびＰＳＷのメモリへの待避のマイクロ・シー
ケンスと同様であり、以下の順序で実行される。すなわ
ち、ＳＰデクリメント命令実行、出力バッファレジスタ
のＰＣデータ待避命令実行、ＳＰデクリメント命令実
行、出力バッファレジスタのＰＳＷデータ待避命令実行
の順である。
たＰＣおよびＰＳＷのメモリへの待避のマイクロ・シー
ケンスと同様であり、以下の順序で実行される。すなわ
ち、ＳＰデクリメント命令実行、出力バッファレジスタ
のＰＣデータ待避命令実行、ＳＰデクリメント命令実
行、出力バッファレジスタのＰＳＷデータ待避命令実行
の順である。
【００５１】以上述べた本実施例の回路構成によるサブ
ルーチン分岐処理（あるいは、割込みルーチン分岐処
理）実行時のＣＰＵ内部の動作の流れをフローチャート
に表わしたのが図５である。図５に示すように、スタッ
クブロックの内部スタックステータスフラグ１３のチェ
ック、および出力バッファレジスタ２２にセットされて
いるオーバーフローデータのメモリ上のスタック領域へ
の転送処理は分岐処理完了後に実行するため、分岐ルー
チンのプログラム実行と並行して実行することが可能で
あり、また、バスの空きサイクルを利用してオーバーフ
ローデータの待避処理を実行することにより、プログラ
ムの実行時間の増加なしにオーバーフローデータの転送
処理が可能となる。
ルーチン分岐処理（あるいは、割込みルーチン分岐処
理）実行時のＣＰＵ内部の動作の流れをフローチャート
に表わしたのが図５である。図５に示すように、スタッ
クブロックの内部スタックステータスフラグ１３のチェ
ック、および出力バッファレジスタ２２にセットされて
いるオーバーフローデータのメモリ上のスタック領域へ
の転送処理は分岐処理完了後に実行するため、分岐ルー
チンのプログラム実行と並行して実行することが可能で
あり、また、バスの空きサイクルを利用してオーバーフ
ローデータの待避処理を実行することにより、プログラ
ムの実行時間の増加なしにオーバーフローデータの転送
処理が可能となる。
【００５２】次に、ＰＣおよびＰＳＷの復帰時のマイク
ロコンピュータの動作について説明する。
ロコンピュータの動作について説明する。
【００５３】サブルーチン（あるいは、割込みルーチ
ン）実行中に、サブルーチンからの復帰命令（または、
割込みルーチンからの復帰命令）がＣＰＵ制御部１によ
り解読されると、ＣＰＵは次に示す動作をおこなう。
ン）実行中に、サブルーチンからの復帰命令（または、
割込みルーチンからの復帰命令）がＣＰＵ制御部１によ
り解読されると、ＣＰＵは次に示す動作をおこなう。
【００５４】まず、図１においてＣＰＵ制御部１はマイ
クロ命令バス８に、ＰＣおよびＰＳＷのスタックブロッ
ク１１からの復帰命令を出力する。このマイクロ命令を
受けて、スタックブロック１１では、図２において、デ
コーダ回路２０がこの命令をデコードし、スタックレジ
スタ回路２１からＰＣ、ＰＳＷへのデータ復帰制御信号
２５を“１”にする。スタックレジスタ回路２１はデー
タ復帰制御信号２５を受けて、スタックレジスタ回路２
１の初段のシフトレジスタ４１1の内容、つまりスタッ
クに最後に書き込まれたＰＣ、ＰＳＷの待避データを、
ＰＣデータ転送用バス１４、ＰＳＷデータ転送用バス１
５に出力する。
クロ命令バス８に、ＰＣおよびＰＳＷのスタックブロッ
ク１１からの復帰命令を出力する。このマイクロ命令を
受けて、スタックブロック１１では、図２において、デ
コーダ回路２０がこの命令をデコードし、スタックレジ
スタ回路２１からＰＣ、ＰＳＷへのデータ復帰制御信号
２５を“１”にする。スタックレジスタ回路２１はデー
タ復帰制御信号２５を受けて、スタックレジスタ回路２
１の初段のシフトレジスタ４１1の内容、つまりスタッ
クに最後に書き込まれたＰＣ、ＰＳＷの待避データを、
ＰＣデータ転送用バス１４、ＰＳＷデータ転送用バス１
５に出力する。
【００５５】また、ＰＣブロック４およびＰＳＷブロッ
ク５はこのマイクロ命令を解読し、各々、ＰＣデータ転
送用バス１４、ＰＳＷデータ転送用バス１５から待避さ
れていたデータを受け取る。このようにして、ＰＣブロ
ック４およびＰＳＷブロック５は復帰し、待避直前のア
ドレスからプログラムの実行が行われる。
ク５はこのマイクロ命令を解読し、各々、ＰＣデータ転
送用バス１４、ＰＳＷデータ転送用バス１５から待避さ
れていたデータを受け取る。このようにして、ＰＣブロ
ック４およびＰＳＷブロック５は復帰し、待避直前のア
ドレスからプログラムの実行が行われる。
【００５６】以上のように、本発明の一実施例の回路構
成では、ＰＣおよびＰＳＷのスタックレジスタ回路２１
からのデータ復帰のためには、一つのマイクロ命令の実
行だけでよい。
成では、ＰＣおよびＰＳＷのスタックレジスタ回路２１
からのデータ復帰のためには、一つのマイクロ命令の実
行だけでよい。
【００５７】もし、ＰＣブロック４およびＰＳＷブロッ
ク５のＰＣおよびＰＳＷ専用のスタックブロック１１か
らの復帰処理を実行後、メモリ上のスタック領域にデー
タが存在するかどうかを示すＳＰ１ブロック２からの外
部スタックステータスフラグ１２が“１”であると、外
部スタックステータスフラグ１２はＣＰＵ制御部１に接
続されており、ＣＰＵ制御部１はメモリからスタックブ
ロック１１内のスタックレジスタ回路２１へのデータ復
帰のために、ＣＰＵは前記従来のメモリ上のスタック領
域から、ＰＣ、ＰＳＷへのデータ復帰動作と同様のマイ
クロ・シーケンスを、メモリ上のスタック領域と図２の
スタックレジスタ回路２１との間でおこなう。
ク５のＰＣおよびＰＳＷ専用のスタックブロック１１か
らの復帰処理を実行後、メモリ上のスタック領域にデー
タが存在するかどうかを示すＳＰ１ブロック２からの外
部スタックステータスフラグ１２が“１”であると、外
部スタックステータスフラグ１２はＣＰＵ制御部１に接
続されており、ＣＰＵ制御部１はメモリからスタックブ
ロック１１内のスタックレジスタ回路２１へのデータ復
帰のために、ＣＰＵは前記従来のメモリ上のスタック領
域から、ＰＣ、ＰＳＷへのデータ復帰動作と同様のマイ
クロ・シーケンスを、メモリ上のスタック領域と図２の
スタックレジスタ回路２１との間でおこなう。
【００５８】本マイクロ・シーケンスの実行手順は以下
のとうりである。すなわち、ＰＳＷデータのスタックレ
ジスタ回路への復帰命令実行、ＳＰインクリメント命令
実行、ＰＣデータのスタックレジスタ回路への復帰命令
実行、ＳＰインクリメント命令実行の順である。
のとうりである。すなわち、ＰＳＷデータのスタックレ
ジスタ回路への復帰命令実行、ＳＰインクリメント命令
実行、ＰＣデータのスタックレジスタ回路への復帰命令
実行、ＳＰインクリメント命令実行の順である。
【００５９】以上述べた本発明の一回路構成によるサブ
ルーチンからの復帰処理（あるいは、割込みルーチンか
らの復帰処理）実行時のＣＰＵ内部の動作の流れをフロ
ーチャートに表わしたのが図６である。図６に示すよう
に、ＳＰ１ブロックの外部スタックステータスフラグ１
２のチェック、およびメモリ上のスタック領域からスタ
ックレジスタ回路２１へのデータ復帰処理はメインルー
チンへの復帰処理完了後に実行するため、メインルーチ
ンのプログラム実行と並行して実行することが可能であ
り、また、バスの空きサイクルを利用してデータの転送
処理を実行することにより、プログラムの実行時間の増
加なしにメモリ上のスタック領域からスタックレジスタ
回路２１へのデータ転送処理が可能となる。
ルーチンからの復帰処理（あるいは、割込みルーチンか
らの復帰処理）実行時のＣＰＵ内部の動作の流れをフロ
ーチャートに表わしたのが図６である。図６に示すよう
に、ＳＰ１ブロックの外部スタックステータスフラグ１
２のチェック、およびメモリ上のスタック領域からスタ
ックレジスタ回路２１へのデータ復帰処理はメインルー
チンへの復帰処理完了後に実行するため、メインルーチ
ンのプログラム実行と並行して実行することが可能であ
り、また、バスの空きサイクルを利用してデータの転送
処理を実行することにより、プログラムの実行時間の増
加なしにメモリ上のスタック領域からスタックレジスタ
回路２１へのデータ転送処理が可能となる。
【００６０】
【発明の効果】本発明によれば、ＰＣおよびＰＳＷの待
避・復帰動作をメモリ上のスタック領域ではなく、マイ
クロコンピュータ装置内の専用スタックに対しておこな
うことにより、高速なレジスタ内容の待避・復帰動作が
可能となる。
避・復帰動作をメモリ上のスタック領域ではなく、マイ
クロコンピュータ装置内の専用スタックに対しておこな
うことにより、高速なレジスタ内容の待避・復帰動作が
可能となる。
【００６１】また本発明によれば、ＣＰＵ内部のスタッ
クとメモリ上のスタック領域間でデータの転送をおこな
う必要があるかどうか判定することが可能である。ま
た、ＣＰＵ内部のスタックとメモリ上のスタック領域間
でデータの転送処理が発生した場合でも、バスの空きサ
イクルを利用してデータの転送処理をおこなうことによ
り、他のマイクロ処理と並行してデータ転送を実行する
ことが可能となり、データの転送処理による実行時間の
増加なしにプログラムを実行できる。
クとメモリ上のスタック領域間でデータの転送をおこな
う必要があるかどうか判定することが可能である。ま
た、ＣＰＵ内部のスタックとメモリ上のスタック領域間
でデータの転送処理が発生した場合でも、バスの空きサ
イクルを利用してデータの転送処理をおこなうことによ
り、他のマイクロ処理と並行してデータ転送を実行する
ことが可能となり、データの転送処理による実行時間の
増加なしにプログラムを実行できる。
【００６２】さらに、本発明によれば、サブルーチン復
帰時（あるいは、割込み復帰時）には、ＣＰＵ内部のス
タックに最後に待避したデータがＰＣおよびＰＳＷに転
送され、サブルーチン分岐時（あるいは、割込み分岐
時）にＣＰＵ内部のスタックがオーバーフローした場合
には、最初にＣＰＵ内部のスタックに待避したデータが
メモリ上のスタック領域に転送される。したがって、こ
の点でも高速動作が可能となる。
帰時（あるいは、割込み復帰時）には、ＣＰＵ内部のス
タックに最後に待避したデータがＰＣおよびＰＳＷに転
送され、サブルーチン分岐時（あるいは、割込み分岐
時）にＣＰＵ内部のスタックがオーバーフローした場合
には、最初にＣＰＵ内部のスタックに待避したデータが
メモリ上のスタック領域に転送される。したがって、こ
の点でも高速動作が可能となる。
【図１】本発明のマイクロコンピュータ装置の一実施例
の回路構成を示したブロック図
の回路構成を示したブロック図
【図２】図１のマイクロコンピュータ装置内部のＰＣお
よびＰＳＷの専用スタックブロックの一回路構成を示し
たブロック図
よびＰＳＷの専用スタックブロックの一回路構成を示し
たブロック図
【図３】図２のＰＣおよびＰＳＷの専用スタックブロッ
ク内部のスタックレジスタ回路の一回路構成を示したブ
ロック図
ク内部のスタックレジスタ回路の一回路構成を示したブ
ロック図
【図４】図１のＳＰ１ブロックの一回路構成を示すブロ
ック図
ック図
【図５】本発明の一実施例において、サブルーチン（あ
るいは、割込みルーチン）分岐処理の実行シーケンスを
表わすフローチャート
るいは、割込みルーチン）分岐処理の実行シーケンスを
表わすフローチャート
【図６】本発明の一実施例において、サブルーチン（あ
るいは、割込みルーチン）からの復帰処理の実行シーケ
ンスを表わすフローチャート
るいは、割込みルーチン）からの復帰処理の実行シーケ
ンスを表わすフローチャート
【図７】従来のマイクロコンピュータ装置の回路構成を
示すブロック図
示すブロック図
【図８】従来のＳＰ２ブロックの回路構成を示すブロッ
ク図
ク図
【図９】従来例における割込み処理の実行シーケンスを
表わすフローチャート
表わすフローチャート
【図１０】従来例におけるサブルーチン（あるいは、割
込みルーチン）分岐処理のマイクロ命令実行シーケンス
を表わすフローチャート
込みルーチン）分岐処理のマイクロ命令実行シーケンス
を表わすフローチャート
【図１１】従来例におけるサブルーチン（あるいは、割
込みルーチン）からの復帰処理のマイクロ命令実行シー
ケンスを表わすフローチャート
込みルーチン）からの復帰処理のマイクロ命令実行シー
ケンスを表わすフローチャート
１ ＣＰＵ制御部 ２ ＰＣおよびＰＳＷの専用スタックポインタ・ブロッ
ク（ＳＰ１） ３ スタックポインタ・ブロック（ＳＰ２） ４ プログラムカウンタ・ブロック（ＰＣブロック） ５ マイクロコンピュータ状態レジスタ・ブロック（Ｐ
ＳＷブロック） ６ アドレスバス（ＡＢ） ７ データバス（ＤＢ） ８ マイクロ命令バス（ＭＢ） ９ メモリ読み出し制御信号（ＭＲＥ） １０ メモリ書込み制御信号（ＭＷＥ） １１ ＰＣおよびＰＳＷの専用スタックブロック １２ 外部スタックステータスフラグ １３ 内部スタックステータスフラグ １４ ＰＣデータ転送専用バス １５ ＰＳＷデータ転送専用バス ２０ スタックブロック用マイクロ命令デコーダ回路 ２１ ＰＣおよびＰＳＷの専用スタックレジスタ回路 ２２ 出力バッファレジスタ ２３ ＰＣおよびＰＳＷ用の専用スタックレジスタ回路
から出力バッファレジスタへのデータ転送用バス ２４ バス２３のデータ転送制御信号 ２５ スタックレジスタ回路からＰＣおよびＰＳＷへの
データ復帰制御信号 ２６ 出力バッファレジスタからメモリへのＰＣおよび
ＰＳＷのオーバーフローデータの書込み制御信号 ２７ ＰＣ、ＰＳＷからスタックレジスタ回路へのデー
タ待避制御信号 ２８ メモリからスタックレジスタ回路へのデータ読み
出し制御信号 ３０ スタックポインタ値計算用のカウンタ ３１ スタックポインタの初期値記憶用レジスタ ３２ スタックポインタ値と初期値比較用のコンパレー
タ ３３ カウンタ・インクリメント信号 ３４ カウンタ・デクリメント信号 ３５ カウンタ書込み信号 ３６ カウンタ読み出し信号 ３７ カウンタ値出力信号 ３８ カウンタ初期値出力信号 ３９ ＳＰ２ブロックのマイクロ命令デコーダ回路 ４０ ＳＰ１ブロックのマイクロ命令デコーダ回路 ４１1 スタックレジスタの初段のシフトレジスタ ４１n スタックレジスタの最終段のシフトレジスタ
ク（ＳＰ１） ３ スタックポインタ・ブロック（ＳＰ２） ４ プログラムカウンタ・ブロック（ＰＣブロック） ５ マイクロコンピュータ状態レジスタ・ブロック（Ｐ
ＳＷブロック） ６ アドレスバス（ＡＢ） ７ データバス（ＤＢ） ８ マイクロ命令バス（ＭＢ） ９ メモリ読み出し制御信号（ＭＲＥ） １０ メモリ書込み制御信号（ＭＷＥ） １１ ＰＣおよびＰＳＷの専用スタックブロック １２ 外部スタックステータスフラグ １３ 内部スタックステータスフラグ １４ ＰＣデータ転送専用バス １５ ＰＳＷデータ転送専用バス ２０ スタックブロック用マイクロ命令デコーダ回路 ２１ ＰＣおよびＰＳＷの専用スタックレジスタ回路 ２２ 出力バッファレジスタ ２３ ＰＣおよびＰＳＷ用の専用スタックレジスタ回路
から出力バッファレジスタへのデータ転送用バス ２４ バス２３のデータ転送制御信号 ２５ スタックレジスタ回路からＰＣおよびＰＳＷへの
データ復帰制御信号 ２６ 出力バッファレジスタからメモリへのＰＣおよび
ＰＳＷのオーバーフローデータの書込み制御信号 ２７ ＰＣ、ＰＳＷからスタックレジスタ回路へのデー
タ待避制御信号 ２８ メモリからスタックレジスタ回路へのデータ読み
出し制御信号 ３０ スタックポインタ値計算用のカウンタ ３１ スタックポインタの初期値記憶用レジスタ ３２ スタックポインタ値と初期値比較用のコンパレー
タ ３３ カウンタ・インクリメント信号 ３４ カウンタ・デクリメント信号 ３５ カウンタ書込み信号 ３６ カウンタ読み出し信号 ３７ カウンタ値出力信号 ３８ カウンタ初期値出力信号 ３９ ＳＰ２ブロックのマイクロ命令デコーダ回路 ４０ ＳＰ１ブロックのマイクロ命令デコーダ回路 ４１1 スタックレジスタの初段のシフトレジスタ ４１n スタックレジスタの最終段のシフトレジスタ
Claims (3)
- 【請求項１】スタックポインタによるメモリへのレジス
タ待避方式のマイクロコンピュータ装置において、マイ
クロコンピュータ制御装置と、プログラムカウンタと、
マイクロコンピュータ状態レジスタと、レジスタ待避命
令実行時に汎用レジスタ内容をメモリに待避させるため
の汎用レジスタ用スタックポインタと、サブルーチン分
岐処理あるいは割込み分岐処理のマイクロ・シーケンス
内で前記プログラムカウンタおよびマイクロコンピュー
タ状態レジスタの内容を待避するための専用スタック
と、前記専用スタックに最初に待避したデータがオーバ
ーフローした時、オーバーフローしたデータを一時記憶
するための出力バッファレジスタと、前記出力バッファ
レジスタにセットされたデータをメモリに待避するため
の専用スタックポインタと、前記専用スタックとメモリ
上のスタック領域との間でデータの転送をおこなうかど
うかを決定する手段とを備え、サブルーチン処理時ある
いは割込み処理時のマイクロ・シーケンス実行時に、前
記プログラムカウンタおよびマイクロコンピュータ状態
レジスタの待避・復帰動作を、前記専用スタックとの間
でおこない、かつ前記専用スタックとメモリ上のスタッ
ク領域との間でデータの転送をおこなうかどうかを決定
し、データの転送が必要な時にはメモリのバスサイクル
空き時間にデータ転送をおこなうことを特徴とするマイ
クロコンピュータ装置。 - 【請求項２】専用スタックとメモリ上のスタック領域と
の間でデータ転送をおこなうかどうかを決定する手段
は、前記専用スタックがオーバーフローし、オーバーフ
ローしたデータが前記専用スタックの出力バッファレジ
スタにセットされているときのみ“１”となり、出力バ
ッファレジスタのデータがメモリ上のスタック領域に転
送されたときに“０”にリセットされる内部スタックス
テータスフラグと、プログラムカウンタおよびマイクロ
コンピュータ状態レジスタのメモリ上のスタック領域に
データが存在するときにのみ“１”となる外部スタック
ステータスフラグを備え、マイクロコンピュータ制御装
置によって、サブルーチン分岐あるいは割込み処理分岐
のマイクロ・シーケンス実行後に、前記内部スタックス
テータスフラグを調べ、内部スタックステータスフラグ
が“１”の時のみ前記専用スタックの出力バッファレジ
スタからメモリへのデータ転送をおこない、またサブル
ーチン復帰または割込み処理復帰のマイクロ・シーケン
ス実行後に、前記外部スタックステータスフラグを調
べ、外部スタックステータスフラグが“１”の時のみメ
モリから前記専用スタックへデータの転送をおこなうこ
とを特徴とする請求項１記載のマイクロコンピュータ装
置。 - 【請求項３】専用スタックを双方向にデータ移動可能な
多段シフトレジスタで構成し、スタックポインタおよび
プログラムカウンタのデータ復帰時には、初段のシフト
レジスタの内容をスタックポインタおよびプログラムカ
ウンタに転送し、前記スタックポインタおよびプログラ
ムカウンタのデータ待避時に前記専用スタックがオーバ
ーフローした場合には、最終段のシフトレジスタの内容
を前記専用スタックの出力バッファレジスタに一時的に
記憶し、出力バッファレジスタを経由してメモリに転送
することを特徴とする請求項１記載のマイクロコンピュ
ータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049220A JPH05250161A (ja) | 1992-03-06 | 1992-03-06 | マイクロコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049220A JPH05250161A (ja) | 1992-03-06 | 1992-03-06 | マイクロコンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250161A true JPH05250161A (ja) | 1993-09-28 |
Family
ID=12824865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049220A Pending JPH05250161A (ja) | 1992-03-06 | 1992-03-06 | マイクロコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250161A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720087A1 (en) * | 1994-12-27 | 1996-07-03 | Motorola, Inc. | Apparatus and method for a memory extension stack in a data processing system |
| KR100895686B1 (ko) * | 2002-03-26 | 2009-04-30 | 어보브반도체 주식회사 | 마이크로 컨트롤러의 데이터 로드 타이밍을 감소시키는 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133738A (en) * | 1976-04-30 | 1977-11-09 | Sharp Corp | Caluculation control system |
| JPS5688541A (en) * | 1979-12-21 | 1981-07-18 | Fujitsu Ltd | Stack control system |
| JPH02299025A (ja) * | 1989-05-12 | 1990-12-11 | Nec Corp | マイクロコンピュータ |
-
1992
- 1992-03-06 JP JP4049220A patent/JPH05250161A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133738A (en) * | 1976-04-30 | 1977-11-09 | Sharp Corp | Caluculation control system |
| JPS5688541A (en) * | 1979-12-21 | 1981-07-18 | Fujitsu Ltd | Stack control system |
| JPH02299025A (ja) * | 1989-05-12 | 1990-12-11 | Nec Corp | マイクロコンピュータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720087A1 (en) * | 1994-12-27 | 1996-07-03 | Motorola, Inc. | Apparatus and method for a memory extension stack in a data processing system |
| KR100895686B1 (ko) * | 2002-03-26 | 2009-04-30 | 어보브반도체 주식회사 | 마이크로 컨트롤러의 데이터 로드 타이밍을 감소시키는 방법 |
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