JPH04148244A - ソフトウェア評価装置 - Google Patents
ソフトウェア評価装置Info
- Publication number
- JPH04148244A JPH04148244A JP2269843A JP26984390A JPH04148244A JP H04148244 A JPH04148244 A JP H04148244A JP 2269843 A JP2269843 A JP 2269843A JP 26984390 A JP26984390 A JP 26984390A JP H04148244 A JPH04148244 A JP H04148244A
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- JP
- Japan
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- chip
- evaluation
- rom
- program
- emulation chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011156 evaluation Methods 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はソフトウェア評価装置に関し、特に、シングル
チップ・マイクロコンピュータの内部バスを、実時間に
て監視するために使用されるソフトウェア評価装置に関
する。
チップ・マイクロコンピュータの内部バスを、実時間に
て監視するために使用されるソフトウェア評価装置に関
する。
従来のシングルチップ・マクロコンピュータのソフトウ
ェア評価装置は、第３図に示されるように、当該シング
ルチップ・マクロコンピュータをエミュレートするエバ
チップ２１と、エバチップ１２を制御するモニタＲＯＭ
１３と、評価用プログラムを格納するＲＡＭ１４と、
ホストマシンに対応するインタフェース回路１５と、周
辺回路１６とを備えて構成される。
ェア評価装置は、第３図に示されるように、当該シング
ルチップ・マクロコンピュータをエミュレートするエバ
チップ２１と、エバチップ１２を制御するモニタＲＯＭ
１３と、評価用プログラムを格納するＲＡＭ１４と、
ホストマシンに対応するインタフェース回路１５と、周
辺回路１６とを備えて構成される。
このような構成のソフトウェア評価装置においては、評
価用のプログラムは、ホストマシンからインタフェース
回路１５を介して、ＲＡＭ１４に格納される。また、評
価用プログラムの実行は、ホストマシンからのコマンド
を、インタフェース回路１５を介してモニタＲＯＭ １
３に入力し、モニタＲＯＭ１３の制御下において、ＲＡ
Ｍ１４に格納された評価用１０グラムを、エバチップ１
２により実行することによって実現される。また、エバ
チップ１２の内部データをホストマシンに転送する時に
は、ＲＡ Ｍ １４に格納されている評価用プログラム
の実行を一旦中止して、エバチップ１２内のデータをイ
ンタフェース回路１５を介してホストマシンに転送する
。
価用のプログラムは、ホストマシンからインタフェース
回路１５を介して、ＲＡＭ１４に格納される。また、評
価用プログラムの実行は、ホストマシンからのコマンド
を、インタフェース回路１５を介してモニタＲＯＭ １
３に入力し、モニタＲＯＭ１３の制御下において、ＲＡ
Ｍ１４に格納された評価用１０グラムを、エバチップ１
２により実行することによって実現される。また、エバ
チップ１２の内部データをホストマシンに転送する時に
は、ＲＡ Ｍ １４に格納されている評価用プログラム
の実行を一旦中止して、エバチップ１２内のデータをイ
ンタフェース回路１５を介してホストマシンに転送する
。
上述した従来のソフトウェア評価装置においては、エバ
チップ内のデータ、例えば、エバチップ内のＲＡＭまた
はレジスタの値をホストマシンに転送しようとする場合
には、−旦評価プログラムの実行を中止し、エバチップ
内のデータの転送に専念しなければならないシステムに
なっている。
チップ内のデータ、例えば、エバチップ内のＲＡＭまた
はレジスタの値をホストマシンに転送しようとする場合
には、−旦評価プログラムの実行を中止し、エバチップ
内のデータの転送に専念しなければならないシステムに
なっている。
このため、評価用プログラムを実行しながら、エバチッ
プ内のデータを随時に見ようとすると、エバチップとし
ては、評価プログラムの実行とデータの転送とを断続的
に繰返すことになるため、当該チップの動作と、エバチ
ップによるエミュレーションとの間に、動作上のタイミ
ング等に大きな差異が生じるという欠点がある。
プ内のデータを随時に見ようとすると、エバチップとし
ては、評価プログラムの実行とデータの転送とを断続的
に繰返すことになるため、当該チップの動作と、エバチ
ップによるエミュレーションとの間に、動作上のタイミ
ング等に大きな差異が生じるという欠点がある。
本発明のソフトウェア評価装置は、一つのチップ内に、
少なくともＲＯＭまたはＲＡＭ等を内蔵するシングルチ
ップ・マイクロコンピュータのエミュレーションを行う
エバチップを有するソフトウェア評価装置において、所
定の評価用プログラムを格納するＲＡＭまたはＲＯＭと
、前記エバチップによる前記評価用プログラムの実行動
作を制御するモニタＲＯＭと、前記エバチップによる前
記評価用プログラムの実行時に、当該エバチップから出
力されるエバチップ内部データを外部に出力する内部バ
ス・インタフェースと、を備えて構成される。
少なくともＲＯＭまたはＲＡＭ等を内蔵するシングルチ
ップ・マイクロコンピュータのエミュレーションを行う
エバチップを有するソフトウェア評価装置において、所
定の評価用プログラムを格納するＲＡＭまたはＲＯＭと
、前記エバチップによる前記評価用プログラムの実行動
作を制御するモニタＲＯＭと、前記エバチップによる前
記評価用プログラムの実行時に、当該エバチップから出
力されるエバチップ内部データを外部に出力する内部バ
ス・インタフェースと、を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、エバチップ１と、
モニタＲＯＭ２と、ＲＡＭ３と、インタフェース回路４
と、内部バス・インタフェース５と、周辺回路６とを備
えて構成される。
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、エバチップ１と、
モニタＲＯＭ２と、ＲＡＭ３と、インタフェース回路４
と、内部バス・インタフェース５と、周辺回路６とを備
えて構成される。
評価用フログラムは、従来例の場合と同様に、ホストマ
シンから、インタフェース回路４を介してＲＡＭ３に格
納される。この評価用プログラムを実行する時には、ホ
ストマシンからの実行コマンドを、インタフェース回路
４を介してモニタＲＯＭ２に入力する。そして、モニタ
ＲＯＭ２の制御下において、エバチップ１により、ＲＡ
Ｍ３に格納されている評価用プログラムが実行される。
シンから、インタフェース回路４を介してＲＡＭ３に格
納される。この評価用プログラムを実行する時には、ホ
ストマシンからの実行コマンドを、インタフェース回路
４を介してモニタＲＯＭ２に入力する。そして、モニタ
ＲＯＭ２の制御下において、エバチップ１により、ＲＡ
Ｍ３に格納されている評価用プログラムが実行される。
その際、エバチップ１からは、エバチップ１内のＲＡＭ
またはレジスタに対する書込み信号、およびデータ・バ
ス、アドレス・バスおよびプログラム・カウンタ値等が
出力される。
またはレジスタに対する書込み信号、およびデータ・バ
ス、アドレス・バスおよびプログラム・カウンタ値等が
出力される。
また、ホストマシンからのコマンドにより、モニタＲＯ
Ｍ２かあ、内部バス・インタフェース５にイネーブル信
号が出力されると、内部バス・インタフェース５を介し
て、エバチップ１内のＲＡＭまたはレジスタに対する書
込み信号、およびデータ・バス、アドレス・バスおよび
プログラム値等が外部に出力される。
Ｍ２かあ、内部バス・インタフェース５にイネーブル信
号が出力されると、内部バス・インタフェース５を介し
て、エバチップ１内のＲＡＭまたはレジスタに対する書
込み信号、およびデータ・バス、アドレス・バスおよび
プログラム値等が外部に出力される。
上述したように、内部バス・インタフェース５を介して
出力されるエバチップ１の内部データ等を、書込み信号
にトリガをかけたロジック・アナライザ等によって測定
することにより、エバチップ１のエミュレーション動作
を中止することなしに、実時間ベースにて監視すること
ができる。また、モニタＲＯＭ２に対して、ＲＡＭＢ内
の特定のアドレスのプログラムを実行する時、またはエ
バチップ１内の特定のアドレスのＲＡＭまたはレジスタ
にアクセスする時に、モニタＲＯＭ２から内部バス・イ
ンタフェース５に、前記イネーブル信号が出力されるよ
うに設定すると、必要な時にのみ、エバチップ１内のデ
ータを監視することができる。
出力されるエバチップ１の内部データ等を、書込み信号
にトリガをかけたロジック・アナライザ等によって測定
することにより、エバチップ１のエミュレーション動作
を中止することなしに、実時間ベースにて監視すること
ができる。また、モニタＲＯＭ２に対して、ＲＡＭＢ内
の特定のアドレスのプログラムを実行する時、またはエ
バチップ１内の特定のアドレスのＲＡＭまたはレジスタ
にアクセスする時に、モニタＲＯＭ２から内部バス・イ
ンタフェース５に、前記イネーブル信号が出力されるよ
うに設定すると、必要な時にのみ、エバチップ１内のデ
ータを監視することができる。
次に、本発明の第２の実施例について、第２図を参照し
て説明する。第２図に示されるように、本実施例は、エ
バチップ７と、モニタＲＯＭ ８と、ＲＯＭ９と、内部
バス・インタフェースｌＯと、周辺回路ｌｌとを備えて
構成される。
て説明する。第２図に示されるように、本実施例は、エ
バチップ７と、モニタＲＯＭ ８と、ＲＯＭ９と、内部
バス・インタフェースｌＯと、周辺回路ｌｌとを備えて
構成される。
第２図において、評価用プログラムの実行は、周辺回路
１１からのリセット信号により、エバチップ７、モニタ
ＲＯＭ８およびＲＯＭ９の同期を取り、エバチップ７に
より、ＲＯＭＱ内の評価用プログラムの先頭番地から実
行することによって、実現される。その際、エバチップ
７内のＲＡＭおよびレジスタに対する書込み信号および
データ・バス、アドレス・バス、プログラム−カウンタ
値等は、内部バス・インタフェース１０を介して出力さ
れる。従って、エバチップ７による評価用プログラムの
実行中においても、エバチップ７の内部データを監視す
ることが可能である。なお、この場合においては、ホス
トマシンからのコマンドは必要とされない。以上、説明
したように、第２の実施例の場合には、ホストマシンを
使用することなしに、評価用プログラムの実行およびエ
バチップ７内のモニタを、実時間ベースにて行うことが
できる。
１１からのリセット信号により、エバチップ７、モニタ
ＲＯＭ８およびＲＯＭ９の同期を取り、エバチップ７に
より、ＲＯＭＱ内の評価用プログラムの先頭番地から実
行することによって、実現される。その際、エバチップ
７内のＲＡＭおよびレジスタに対する書込み信号および
データ・バス、アドレス・バス、プログラム−カウンタ
値等は、内部バス・インタフェース１０を介して出力さ
れる。従って、エバチップ７による評価用プログラムの
実行中においても、エバチップ７の内部データを監視す
ることが可能である。なお、この場合においては、ホス
トマシンからのコマンドは必要とされない。以上、説明
したように、第２の実施例の場合には、ホストマシンを
使用することなしに、評価用プログラムの実行およびエ
バチップ７内のモニタを、実時間ベースにて行うことが
できる。
以上、詳細に説明したように、本発明は、シングルチッ
プ・マイクロコンピュータのソフトウェア評価装置に含
まれるエバチップ内部の状態を、実時間ベースにて行う
ことができるため、評価用プログラムの動きをダイナミ
ックに把握することが可能となり、デイバグ等の作業効
率を著しく向上させることができるという効果がある。
プ・マイクロコンピュータのソフトウェア評価装置に含
まれるエバチップ内部の状態を、実時間ベースにて行う
ことができるため、評価用プログラムの動きをダイナミ
ックに把握することが可能となり、デイバグ等の作業効
率を著しく向上させることができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例を示すブロック図である。第３図は従来例の
ブロック図である。 図において、１，７．１２・−・・・・エバチップ、２
゜８．１３・・・・・・モニタＲＯＭ、３，１４・・・
・・・ＲＡＭ、４゜１５・・−・・・インタフェース回
路、５，１０・・・・・・内部インタフェース、６．１
１．１６・・・・・・周辺回路、９・・・・・・ＲＯＭ
。
２の実施例を示すブロック図である。第３図は従来例の
ブロック図である。 図において、１，７．１２・−・・・・エバチップ、２
゜８．１３・・・・・・モニタＲＯＭ、３，１４・・・
・・・ＲＡＭ、４゜１５・・−・・・インタフェース回
路、５，１０・・・・・・内部インタフェース、６．１
１．１６・・・・・・周辺回路、９・・・・・・ＲＯＭ
。
Claims (1)
- 【特許請求の範囲】 一つのチップ内に、少なくともＲＯＭまたはＲＡＭ等を
内蔵するシングルチップ・マイクロコンピュータのエミ
ュレーションを行うエバチップを有するソフトウェア評
価装置において、 所定の評価用プログラムを格納するＲＡＭまたはＲＯＭ
と、 前記エバチップによる前記評価用プログラムの実行動作
を制御するモニタＲＯＭと、 前記エバチップによる前記評価用プログラムの実行時に
、当該エバチップから出力されるエバチップ内部データ
を外部に出力する内部バス・インタフェースと、 を備えることを特徴とするソフトウェア評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269843A JPH04148244A (ja) | 1990-10-08 | 1990-10-08 | ソフトウェア評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269843A JPH04148244A (ja) | 1990-10-08 | 1990-10-08 | ソフトウェア評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148244A true JPH04148244A (ja) | 1992-05-21 |
Family
ID=17477964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269843A Pending JPH04148244A (ja) | 1990-10-08 | 1990-10-08 | ソフトウェア評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442668B2 (en) | 1997-11-28 | 2002-08-27 | Nec Corporation | Bus control system |
-
1990
- 1990-10-08 JP JP2269843A patent/JPH04148244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442668B2 (en) | 1997-11-28 | 2002-08-27 | Nec Corporation | Bus control system |
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