JPH0414829A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0414829A JPH0414829A JP11838590A JP11838590A JPH0414829A JP H0414829 A JPH0414829 A JP H0414829A JP 11838590 A JP11838590 A JP 11838590A JP 11838590 A JP11838590 A JP 11838590A JP H0414829 A JPH0414829 A JP H0414829A
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Abstract
Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体装置の絶縁分離技術に関し。[Detailed description of the invention] 〔overview〕 The present invention relates to insulation isolation technology for semiconductor devices.
トレンチによる絶縁分離の際の多結晶シリコン(ポリS
i膜)等の残渣のできない方法を得ることを目的とし。Polycrystalline silicon (polyS) is used for insulation isolation using trenches.
The purpose is to obtain a method that does not produce residues such as i-film).
フィールド酸化膜を有する半導体基板に、窒化シリコン
(SiJt)膜及び燐珪酸ガラス(PSG膜)をマスク
として、溝を形成する工程と、該溝内の表面を酸化して
、第1の二酸化シリコン(SiO□)膜を形成する工程
と、該溝内の表面に第1のポリSi膜を被覆する工程と
、該溝内の表面の該第1のポリSi膜を核として、該溝
内に第2のポリSi膜を化学気相成長法により選択成長
して、該溝を完全に埋める工程と、該半導体基板を研磨
して、該溝より溢れた第1のポリSi膜を研磨或いはエ
ツチング除去して、該半導体基板を平坦化する工程と、
該溝内の第2のポリSi膜の表面を酸化して、第2のポ
リSi膜を形成する工程と、該半導体基板上の該Si3
N、膜を全面エツチング除去し、該半導体基板上全面に
第3のポリSi膜を被覆する工程と、該第3のポリSi
膜を選択酸化して、電極配線を形成する工程とを含むよ
うに構成する。A first silicon dioxide ( a step of forming a SiO□) film, a step of coating a first poly-Si film on the surface of the groove, and a step of forming a first poly-Si film on the surface of the groove as a nucleus. selectively growing a second poly-Si film by chemical vapor deposition to completely fill the groove, and polishing the semiconductor substrate to remove by polishing or etching the first poly-Si film overflowing from the groove. and flattening the semiconductor substrate;
oxidizing the surface of the second poly-Si film in the trench to form a second poly-Si film;
N, a step of etching the entire surface of the film and covering the entire surface of the semiconductor substrate with a third poly-Si film;
The method is configured to include a step of selectively oxidizing the film to form electrode wiring.
本発明は、半導体装置の絶縁分離技術に関する。 The present invention relates to insulation isolation technology for semiconductor devices.
近年、高速密度、高集積土が達成できる素子分離法とし
て1 シリコン(Si)基板に溝(トレンチ)を形成し
、その内部にポリSi膜等を充填して平坦化する。所謂
「トレンチ分離法」が広く用いられている。In recent years, as an element isolation method that can achieve high-speed density and high-density integration, 1. A trench is formed in a silicon (Si) substrate, and the inside thereof is filled with a poly-Si film or the like and flattened. The so-called "trench isolation method" is widely used.
更に、高密度化への要求から、バイポーラICにおいて
も、 Si基板上にポリSi膜の配線を形成する場合が
出てきた。Furthermore, due to the demand for higher density, even in bipolar ICs, there are cases in which poly-Si film wiring is formed on a Si substrate.
第2図は従来例の説明図である。 FIG. 2 is an explanatory diagram of a conventional example.
図において、11はSi基板、12はフィールドSiO
□膜、13は5iJ4膜、14は溝、15は第1のSi
O□膜。In the figure, 11 is a Si substrate, 12 is a field SiO
□ film, 13 is 5iJ4 film, 14 is groove, 15 is first Si
O □ membrane.
16は第1のポリSi膜、17は第2の5iOz膜、1
8は第2のポリSi膜、 19は第3のSiO2膜、
20は電極配線A、21は電極配線B、22はポリSi
膜残渣である。16 is the first poly-Si film, 17 is the second 5iOz film, 1
8 is the second poly-Si film, 19 is the third SiO2 film,
20 is electrode wiring A, 21 is electrode wiring B, 22 is poly-Si
It is a membrane residue.
従来、トレンチ素子分離法は、第2図(a)に示すよう
に、 Si基板11への溝14の形成1次いで。Conventionally, the trench element isolation method involves first forming a trench 14 in a Si substrate 11, as shown in FIG. 2(a).
第2図(b)に示すように、その溝14の側壁の酸化に
よる第1の5in2膜15の形成、第2図(c)に示す
ように、溝14内を充填し得る膜厚の第1のポリSi膜
16の成長、第2図(d)に示すように、溝14以外の
不要部分の第1のポリSi膜16の除去、第2図(8)
に示すように、溝14内の第1のポリ5iWI160表
面の酸化による第2のSin、膜17の形成というプロ
セスを順に経て、形成されていた。As shown in FIG. 2(b), a first 5in2 film 15 is formed by oxidizing the sidewall of the trench 14, and as shown in FIG. Growth of the first poly-Si film 16, as shown in FIG. 2(d), removal of unnecessary portions of the first poly-Si film 16 other than the grooves 14, as shown in FIG. 2(8).
As shown in FIG. 2, the second Sin film 17 was formed by oxidizing the surface of the first poly 5iWI 160 in the trench 14, in order.
しかし、この方式では、Si基板11上にフィールドS
iO2膜12等による段差が有る場合に、溝14内の第
1のポリ5illi16の表面は、その段差の底面より
必然的に低くならざるを得ない。However, in this method, a field S is formed on the Si substrate 11.
When there is a step due to the iO2 film 12 or the like, the surface of the first polygon 5illi 16 in the groove 14 must necessarily be lower than the bottom surface of the step.
そのため1第2図(f)に示すように、従来方法で形成
したSi基板11上に第2のポリSi膜18を被覆し、
第2図(g)に示すように、配線部分のみに図示しない
5iJa膜をカバーして1他の部分の第2のポリSi膜
18を選択酸化して、第3の5in2膜に変換し、配線
部分の第2のポリSi膜18によりポリSi配線を形成
した場合に、第2図(g)、及び第2図ch>に示すよ
うに、溝14のエツジの凹部に沿って、第2のポリSi
膜が酸化しきれないで。Therefore, as shown in FIG. 2(f), a second poly-Si film 18 is coated on the Si substrate 11 formed by the conventional method.
As shown in FIG. 2(g), only the wiring part is covered with a 5iJa film (not shown), and the second poly-Si film 18 in other parts is selectively oxidized to convert it into a third 5in2 film, When poly-Si wiring is formed using the second poly-Si film 18 in the wiring portion, as shown in FIG. 2(g) and FIG. poly-Si
The film is not completely oxidized.
不要なポリSt膜残渣22として残るという問題がある
。There is a problem that unnecessary polySt film residue 22 remains.
この時、このポリSi膜残渣22がポリSi膜の電極配
線A20と電極配線B21の間をブリッジ状に連結させ
ることとなり、素子としての動作不良、特性不良を引き
起こす。At this time, this poly-Si film residue 22 connects the electrode wiring A20 and the electrode wiring B21 of the poly-Si film in the form of a bridge, causing malfunction and characteristic defects as an element.
本発明は、上記のような、ポリSi膜の残渣が残らない
ような手法を得ることを目的として提供されるものであ
る。The present invention is provided for the purpose of obtaining a method in which no residue of the poly-Si film remains as described above.
[課題を解決するための手段]
第1図は本発明の原理説明図兼一実施例の工程順模式断
面図である。[Means for Solving the Problems] FIG. 1 is a diagram illustrating the principle of the present invention and a schematic sectional view in the order of steps of an embodiment.
図において、■は半導体基板、2はフィールドSiO2
膜、3はSi3N4膜、4は溝、5は第1(7)SiO
。In the figure, ■ is a semiconductor substrate, 2 is a field SiO2
film, 3 is Si3N4 film, 4 is groove, 5 is first (7) SiO
.
膜、6は第1のポリSi膜、7は第2のポリSi膜。6 is a first poly-Si film, and 7 is a second poly-Si film.
8は第2(7)SiO2膜、9は第3のポ’JSi膜、
10は第3のポリSi膜である。8 is the second (7) SiO2 film, 9 is the third po'JSi film,
10 is a third poly-Si film.
本発明では、ポリSi膜の選択成長法により、溝内にの
みポリ5illを成長した後2表面の平坦化を行う。In the present invention, by a selective growth method of a poly-Si film, poly 5ill is grown only in the trench, and then two surfaces are planarized.
即ち1本発明の目的は、第1図(a)に示すように、フ
ィールドSiO□膜2を有する半導体基板1に、 S
i3N4膜3及び図示しないPSG膜をマスクとして1
溝4を形成する工程と。That is, one object of the present invention is to apply S to a semiconductor substrate 1 having a field SiO□ film 2, as shown in FIG. 1(a).
1 using an i3N4 film 3 and a PSG film (not shown) as a mask.
a step of forming grooves 4;
第1図(b)に示すように、該溝4内の表面を酸化して
、第1のSiO2膜5を形成する工程と。As shown in FIG. 1(b), the surface within the groove 4 is oxidized to form a first SiO2 film 5.
第1図(C)に示すように、該溝4内の表面を含めて、
半導体基板1の表面に第1のボIJSt膜6を被覆する
工程と。As shown in FIG. 1(C), including the surface inside the groove 4,
a step of coating the surface of the semiconductor substrate 1 with a first IJSt film 6;
第1図(d)に示すように、該溝4内を残して。As shown in FIG. 1(d), the inside of the groove 4 is left.
半導体基板1表面の第1のポリSi膜6を異方性エツチ
ングにより除去する工程と。a step of removing the first poly-Si film 6 on the surface of the semiconductor substrate 1 by anisotropic etching;
第1図【e)に示すように、該溝4内の表面の該第1の
ポリ5ilI!6を核として、該溝4内に第2のポリS
i膜7を化学気相成長法により選択成長して1該溝4を
完全に埋める工程と。As shown in FIG. 1(e), the first poly 5ilI! on the surface inside the groove 4! 6 as a core, a second poly S is formed in the groove 4.
1. A step of selectively growing the i-film 7 by chemical vapor deposition to completely fill the trench 4.
第1図(f)に示すように、該半導体基板1を研磨して
、該溝4より溢れた第2のポリSi膜7を研磨或いはエ
ツチング除去して、該半導体基板1を平坦化する工程と
。As shown in FIG. 1(f), the step of polishing the semiconductor substrate 1 and removing the second poly-Si film 7 overflowing from the groove 4 by polishing or etching to planarize the semiconductor substrate 1 and.
第1図(g)に示すように、該溝4内の第2のポリSi
膜70表面を酸化して、第2のSing膜8を形成する
工程と。As shown in FIG. 1(g), the second poly-Si in the groove 4
a step of oxidizing the surface of the film 70 to form a second Sing film 8;
第1図(h)に示すように、該半導体基板1上の該5i
Jn膜3を全面エツチング除去し、該半導体基板1上全
面に第3のポリSi膜9を被覆する工程と。As shown in FIG. 1(h), the 5i on the semiconductor substrate 1
A step of removing the Jn film 3 by etching the entire surface and covering the entire surface of the semiconductor substrate 1 with a third poly-Si film 9.
第1図(i)に示すように、該第3のポリSi膜9を選
択酸化して、第3のSiO□膜lOを形成する工程とを
含むことにより達成される。As shown in FIG. 1(i), this is achieved by selectively oxidizing the third poly-Si film 9 to form a third SiO□ film IO.
本発明では、トレンチ内のポリSiの表面の高さは、基
板の段差等には全く影響されず2周辺部分よりも凹とな
ることがないので、ポリSiの配線形成によって、配線
間のトラブルが生じない。In the present invention, the height of the surface of the poly-Si in the trench is not affected by the level difference in the substrate, and is not concave than the two peripheral parts. does not occur.
第1図は本発明の一実施例の工程順模式断面図である。 FIG. 1 is a schematic cross-sectional view of an embodiment of the present invention in the order of steps.
第1図により本発明の一実施例を説明する。An embodiment of the present invention will be explained with reference to FIG.
第1図(a)に示すように、 Si基板1に熱酸化によ
り、素子分離領域を区画するフィールドSiO□膜2を
熱酸化法により、 6,000人の厚さに形成し。As shown in FIG. 1(a), a field SiO□ film 2 defining an element isolation region is formed on a Si substrate 1 by thermal oxidation to a thickness of 6,000 nm.
次イテ、 (:VD法により、 5i3Na膜3を2
.000人。Next step, (by the VD method, the 5i3Na film 3 was
.. 000 people.
図示しないPSG膜を1μmの厚さに堆積してパタニン
グする。2,000人の厚さに堆積し、パターニングす
る。A PSG film (not shown) is deposited to a thickness of 1 μm and patterned. Deposit and pattern to a thickness of 2,000 nm.
続いて、SiユN4膜3及びPSG膜をマスクとして。Next, the Si-N4 film 3 and the PSG film were used as masks.
Si基板1をエツチングして、溝4を形成する。A groove 4 is formed by etching the Si substrate 1.
第1図(b)に示すように、熱酸化法により。As shown in FIG. 1(b), by thermal oxidation method.
溝の内壁に、 2,000人の厚さに第1の5in2膜
5を形成する。A first 5in2 film 5 is formed on the inner wall of the trench to a thickness of 2,000mm.
第1図(c)に示すように、 CVD法により、500
人の厚さに溝4の内壁を含めて、 Si基板1の全面に
fm<500人の厚さのポリSi膜6を被覆する。As shown in Figure 1(c), 500
The entire surface of the Si substrate 1, including the inner wall of the groove 4, is coated with a poly-Si film 6 having a thickness of fm<500 mm.
第1図(d)に示すように、 RIEによる異方性エツ
チングを用いて、溝4内を除いて、Si基板1表面のポ
リSi膜6を全面除去する。As shown in FIG. 1(d), the entire poly-Si film 6 on the surface of the Si substrate 1 is removed except for the inside of the groove 4 using anisotropic etching by RIE.
第1図(e)に示すように、トリフロロシラン(SiH
Cfs)と水素(H2)の混合ガスにより、 i、oo
。As shown in Figure 1(e), trifluorosilane (SiH
Cfs) and hydrogen (H2), i, oo
.
℃でCVD法により、第1のポリSi膜6を核として。℃ by CVD method using the first poly-Si film 6 as a core.
第2のポリSi膜7を2μmの厚さに選択成長して。A second poly-Si film 7 was selectively grown to a thickness of 2 μm.
溝4内に第2のポリSi膜7を完全に埋め込む。A second poly-Si film 7 is completely buried in the trench 4.
第1図(f)に示すように、研磨、或いは、異性性エツ
チングにより、溝4から外部に溢れ出た第2のポリSi
膜7を研磨除去、或いはエツチング除去して、 Si基
板1の表面を平坦化する。As shown in FIG. 1(f), the second poly-Si overflows from the groove 4 by polishing or isomeric etching.
The film 7 is removed by polishing or etching to planarize the surface of the Si substrate 1.
第1図(g)に示すように、熱酸化により、第2のポリ
Si膜7の表面を酸化して、第2のSiO□膜8を形成
するが、その表面はフィールドSiO□膜2の表面より
高い位置に形成できる。従って、溝4のエツジに窪みが
できることはない。As shown in FIG. 1(g), the surface of the second poly-Si film 7 is oxidized by thermal oxidation to form a second SiO□ film 8, which is similar to the field SiO□ film 2. Can be formed at a higher position than the surface. Therefore, no depressions are formed at the edges of the grooves 4.
続いて、第1図(h)に示すように、 CVO法により
第3のポリSi膜9を被覆し、第1図(i)に示すよう
に1図示しない5iJn膜をマスクとして。Subsequently, as shown in FIG. 1(h), a third poly-Si film 9 is coated by the CVO method, and as shown in FIG. 1(i), a 5iJn film (not shown) is used as a mask.
配線形成以外の部分を酸化して、配線絶縁分離用の第3
のSiO□膜10に変換し、残った第3のポリSi膜9
を電極配線として形成する。The parts other than wiring formation are oxidized to form a third layer for wiring insulation isolation.
The remaining third poly-Si film 9
is formed as an electrode wiring.
以上説明したように2本発明によれば、従来方法で発生
していた溝の、]−1部1部エラ凹みがなくなり、その
部分での配線用のポリSi膜の残渣の発ノI7が防止さ
れる。As explained above, according to the present invention, the dent in the -1 part of the groove that occurs in the conventional method is eliminated, and the generation of residue of the poly-Si film for wiring in that part is prevented. Prevented.
その結果、半導体基板の他の部分の表面1:)・差に影
響されず、安定し7た溝の表面形状が得られることによ
り。特性ならびにイ6頼性の向)」ご寄り4るところが
大きい。As a result, a stable groove surface shape can be obtained without being affected by surface differences in other parts of the semiconductor substrate. We greatly appreciate your feedback regarding its characteristics and reliability.
3、S;sNd豪 5′第、)σIi’l、’宇S1腺3, S;sNd Australia 5'th,)σIi'l,'US1 gland
第1図は本発明の一実施例の工程順模式断面し1第2図
は従来例の説明図
である。
図において
1は半導体基板1 2はフィールド5i02膜3はS
i 3 N 4WI:、 4は溝。
5は第1の5iOz膜、 6は第1のポリSi膜。
7は第2のポリSi膜、8は第2のSing膜9は第3
のポリSi膜、10は第3のSiO2膜;4:発明の
実’Th例θ−)L竹メ原(チ弐m面国策 11察1
14溝
乏;iJ’J4.Hデ、13
1゛/ダ];2のS;(、’)Jチ
駒裾
市:4金陛′1局fロ
ガI采fダjの髄−明1と′]FIG. 1 is a schematic sectional view of an embodiment of the present invention in the order of steps, and FIG. 2 is an explanatory diagram of a conventional example. In the figure, 1 is the semiconductor substrate 1, 2 is the field 5i02, film 3 is S
i 3 N 4WI:, 4 is the groove. 5 is the first 5iOz film, and 6 is the first poly-Si film. 7 is the second poly-Si film, 8 is the second Sing film 9 is the third
poly-Si film, 10 is the third SiO2 film; 4: Actual example of the invention θ-) L Takemehara゛/da];2's S;(,')J Chikomasu City: 4 Kim Majesty'1 station f loga I ka f da j's essence - Ming 1 and']
Claims (1)
、窒化シリコン膜(3)及び燐珪酸ガラス膜をマスクと
して、溝(4)を形成する工程と、 該溝(4)内の表面を酸化して、第1の二酸化シリコン
膜(5)を形成する工程と、 該溝(4)内の表面に第1の多結晶シリコン膜(6)を
被覆する工程と、 該溝(4)内の表面の該第1の多結晶シリコン膜(6)
を核として、該溝(4)内に第2の多結晶シリコン膜(
7)を化学気相成長法により選択成長して、該溝(4)
を完全に埋める工程と、 該半導体基板(1)を研磨して、該溝(4)より溢れた
第1の多結晶シリコン膜(6)を研磨或いはエッチング
除去して、該半導体基板(1)を平坦化する工程と、該
溝(4)内の第2の多結晶シリコン膜(7)の表面を酸
化して、第2の二酸化シリコン膜(8)を形成する工程
と、 該半導体基板(1)上の該窒化シリコン膜(3)を全面
エッチング除去し、該半導体基板(1)上全面に第3の
多結晶シリコン膜(7)を被覆する工程と、該第3の多
結晶シリコン膜(7)を選択酸化して、電極配線(9)
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。[Claims] A step of forming a groove (4) in a semiconductor substrate (1) having a field oxide film (2) using a silicon nitride film (3) and a phosphosilicate glass film as a mask; ) to form a first silicon dioxide film (5); coating the surface within the groove (4) with a first polycrystalline silicon film (6); The first polycrystalline silicon film (6) on the surface within the groove (4)
A second polycrystalline silicon film (
7) is selectively grown by chemical vapor deposition to form the groove (4).
complete filling of the semiconductor substrate (1), polishing or etching away the first polycrystalline silicon film (6) overflowing from the groove (4), and removing the first polycrystalline silicon film (6) from the groove (4); oxidizing the surface of the second polycrystalline silicon film (7) in the groove (4) to form a second silicon dioxide film (8); 1) removing the silicon nitride film (3) on the entire surface by etching and covering the entire surface of the semiconductor substrate (1) with a third polycrystalline silicon film (7); (7) is selectively oxidized to form electrode wiring (9)
1. A method of manufacturing a semiconductor device, the method comprising: forming a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11838590A JPH0414829A (en) | 1990-05-08 | 1990-05-08 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11838590A JPH0414829A (en) | 1990-05-08 | 1990-05-08 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414829A true JPH0414829A (en) | 1992-01-20 |
Family
ID=14735382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11838590A Pending JPH0414829A (en) | 1990-05-08 | 1990-05-08 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414829A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
-
1990
- 1990-05-08 JP JP11838590A patent/JPH0414829A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
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