JPH04148403A - クロック信号スキュー回路 - Google Patents
クロック信号スキュー回路Info
- Publication number
- JPH04148403A JPH04148403A JP2274329A JP27432990A JPH04148403A JP H04148403 A JPH04148403 A JP H04148403A JP 2274329 A JP2274329 A JP 2274329A JP 27432990 A JP27432990 A JP 27432990A JP H04148403 A JPH04148403 A JP H04148403A
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- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- output
- pll
- oscillator
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 17
- 230000010355 oscillation Effects 0.000 claims description 2
- 229920000729 poly(L-lysine) polymer Polymers 0.000 claims 6
- 238000010586 diagram Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はクロック信号スキュー回路に関し、特に情報処
理装置の論理集積回路にクロック信号を分配するクロッ
ク信号スキュー回路に関するものである。
理装置の論理集積回路にクロック信号を分配するクロッ
ク信号スキュー回路に関するものである。
従来技術
クロック信号スキュー回路の例としては第２図に示す様
にＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ ＬｏＯｐ
）回路を用いたものがある。本例は複数の論理集積回路
のうち２つの集積回路の場合について示している。
にＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ ＬｏＯｐ
）回路を用いたものがある。本例は複数の論理集積回路
のうち２つの集積回路の場合について示している。
発振器１１から出力されたクロック信号は第１の集積回
路１内のＰＬＬ回路１２と第２の集積回路２内のＰＬＬ
回路２２とに夫々入力される。
路１内のＰＬＬ回路１２と第２の集積回路２内のＰＬＬ
回路２２とに夫々入力される。
これ等両ＰＬＬ回路により位相が合ったクロック信号は
夫々対応する集積回路１，２内部の各論理回路へ分配さ
れる。
夫々対応する集積回路１，２内部の各論理回路へ分配さ
れる。
この様な従来のＰＬＬ回路を用いたクロック信号スキュ
ー回路では、外乱等によってＰＬＬ回路のロックが一度
はずれると、ＰＬＬ回路は不安定となり、その出力は著
しく乱れることになる。よって、ＰＬＬ回路の出力クロ
ック信号の供給を受けて動作している次段以降の論理回
路は正常動作をしなくなるという欠点かある。
ー回路では、外乱等によってＰＬＬ回路のロックが一度
はずれると、ＰＬＬ回路は不安定となり、その出力は著
しく乱れることになる。よって、ＰＬＬ回路の出力クロ
ック信号の供給を受けて動作している次段以降の論理回
路は正常動作をしなくなるという欠点かある。
発明の目的
そこで、本発明はこの様な従来技術の欠点を解決すべく
なされたものであって、その目的とするところは、ＰＬ
Ｌ回路のロックはずれかあっても以後後段の論理回路か
正常動作維持可能なりロック信号スキュー回路を提供す
ることにある。
なされたものであって、その目的とするところは、ＰＬ
Ｌ回路のロックはずれかあっても以後後段の論理回路か
正常動作維持可能なりロック信号スキュー回路を提供す
ることにある。
発明の構成
本発明によれば、クロック信号を入力とする第１及び第
２のＰＬＬ回路を含み、前記第１及び第２のＰＬＬ回路
の各出力を夫々対応する第１及び第２の論理回路ブロッ
クの動作クロック信号として供給するようにしたクロッ
ク信号スキュー回路であって、現用及び予備用のクロッ
ク信号発振器と、前記第１及び第２のＰＬＬ回路に対応
し設けられ対応ＰＬＬ回路の出力と前記予備用のクロッ
ク信号発振器の出力とを択一的に導出する第１及び第２
の選択手段と、前記第１及び第２のＰＬＬ回路に対応し
て設けられ対応ＰＬＬ回路のロックはずれを検出してロ
ックはずれ検出信号を発生する第１及び第２のロックは
すれ検出手段と、前記ロックはずれ検出信号の発生に応
答して前記第１及び第２の選択手段に対して共に前記予
備用のクロック信号発振器の出力を選択するよう制御す
る制御手段とを含むことを特徴とするクロック信号スキ
ュー回路か得られる。
２のＰＬＬ回路を含み、前記第１及び第２のＰＬＬ回路
の各出力を夫々対応する第１及び第２の論理回路ブロッ
クの動作クロック信号として供給するようにしたクロッ
ク信号スキュー回路であって、現用及び予備用のクロッ
ク信号発振器と、前記第１及び第２のＰＬＬ回路に対応
し設けられ対応ＰＬＬ回路の出力と前記予備用のクロッ
ク信号発振器の出力とを択一的に導出する第１及び第２
の選択手段と、前記第１及び第２のＰＬＬ回路に対応し
て設けられ対応ＰＬＬ回路のロックはずれを検出してロ
ックはずれ検出信号を発生する第１及び第２のロックは
すれ検出手段と、前記ロックはずれ検出信号の発生に応
答して前記第１及び第２の選択手段に対して共に前記予
備用のクロック信号発振器の出力を選択するよう制御す
る制御手段とを含むことを特徴とするクロック信号スキ
ュー回路か得られる。
実施例
以下、図面を参照しつつ本発明の詳細な説明する。
第１図は本発明の一実施例を示すブロック図である。本
例は複数の集積回路のうち具体的例として２つの集積回
路の場合である。
例は複数の集積回路のうち具体的例として２つの集積回
路の場合である。
まず初めに、２つの集積回路］、２を動作させるための
クロック信号を出力する現用の発振器１１かあり、その
出力は第１の集積回路１のＰＬＬ回路１２に入力される
。ＰＬＬ回路１２は入力されたクロック信号と位相を合
わせた信号を出力する。その出力信号はロックはずれ検
出回路１３とセレクタ回路１４とに入力される。
クロック信号を出力する現用の発振器１１かあり、その
出力は第１の集積回路１のＰＬＬ回路１２に入力される
。ＰＬＬ回路１２は入力されたクロック信号と位相を合
わせた信号を出力する。その出力信号はロックはずれ検
出回路１３とセレクタ回路１４とに入力される。
ロックはずれ検出回路１３には発振器１１の出力も入力
されているので、２つの信号を比べることによりＰＬＬ
回路１２のロックはずれているか否かを判定してそれを
知らせるためのアラーム信号（以下、アラーム信号）を
出力する。
されているので、２つの信号を比べることによりＰＬＬ
回路１２のロックはずれているか否かを判定してそれを
知らせるためのアラーム信号（以下、アラーム信号）を
出力する。
オア回路３１は第１の集積回路１と第２の集積回路２の
ロックはずれ検出回路１３．２３の出力か接続されてお
り、とちらかのロックはずれ検出回路がアラーム信号を
出力したときには、そのアラーム信号を出力するという
論理和をとる回路である。
ロックはずれ検出回路１３．２３の出力か接続されてお
り、とちらかのロックはずれ検出回路がアラーム信号を
出力したときには、そのアラーム信号を出力するという
論理和をとる回路である。
セレクタ回路１４はオア回路３１の出力によって、２つ
の人力であるＰＬＬ回路１２の出ツノ及び予備用のクロ
ック発振器２］の出力のうちのどちらかを選択して出力
する回路であるが、通常オア回路３１の出力にアラーム
信号が出力されていない時は、ＰＬＬ回路１２の出力の
クロック信号を選択するようにしておく。そしてセレク
タ回路１４の出力信号はクロック信号として第１．の集
積回路１の内部に分配され使用される。
の人力であるＰＬＬ回路１２の出ツノ及び予備用のクロ
ック発振器２］の出力のうちのどちらかを選択して出力
する回路であるが、通常オア回路３１の出力にアラーム
信号が出力されていない時は、ＰＬＬ回路１２の出力の
クロック信号を選択するようにしておく。そしてセレク
タ回路１４の出力信号はクロック信号として第１．の集
積回路１の内部に分配され使用される。
第２の集積回路２は第１の集積回路１と同し構成をして
いるので、動作については第１の集積回路１の動作と同
しである。以上か通常時の動作の説明である。尚、２２
はＰＬＬ回路、２３はロックはずれ検出回路、２４はセ
レクタ回路である。
いるので、動作については第１の集積回路１の動作と同
しである。以上か通常時の動作の説明である。尚、２２
はＰＬＬ回路、２３はロックはずれ検出回路、２４はセ
レクタ回路である。
しかし、外乱なと何等かの原因てＰＬＬ回路１２（ある
いは２２）がロック状態からはすれると、ロックはずれ
検出回路１３（あるいは２３）はその状態を検出してア
ラーム信号を出力する。
いは２２）がロック状態からはすれると、ロックはずれ
検出回路１３（あるいは２３）はその状態を検出してア
ラーム信号を出力する。
オア回路３１はロックはずれ検出回路１３（あるいは２
３）よりのアラーム信号をそのまま出力し、それによっ
てセレクタ回路１４及びセレクタ回路２４は予備用の発
振器２１の出力信号の方を選択して出力する。
３）よりのアラーム信号をそのまま出力し、それによっ
てセレクタ回路１４及びセレクタ回路２４は予備用の発
振器２１の出力信号の方を選択して出力する。
これによって乱れたクロック信号の代りに、正常なりロ
ック信号である発振器２１の出力で、第１の集積回路１
と第２の集積回路２の内部回路は動作するので、正常動
作を維持できることができる。
ック信号である発振器２１の出力で、第１の集積回路１
と第２の集積回路２の内部回路は動作するので、正常動
作を維持できることができる。
このとき、予備用の発振器２１の発振周波数は現用の発
振器１１のそれよりも小に選定しておいても、装置全体
の性能は落ちるが、正常動作を行うので問題はない。
振器１１のそれよりも小に選定しておいても、装置全体
の性能は落ちるが、正常動作を行うので問題はない。
発明の詳細
な説明したように本発明によれば、ＰＬＬ回路を用いる
ことにより各集積回路に配るクロック信号の位相を合わ
せることができるので、早い周期のクロック信号で各集
積回路を動作させることができるが、予備用発振器の出
力の周期を、ＰＬＬ回路により位相を合わせなくても、
各集積回路が動作する低い周期に選んでおくことて、各
集積回路のうち１つでもＰＬＬ回路かロック状態からは
ずれた場合にても、全体の動作を不安定にすることなく
、低い周期のクロック信号で、性能は落ちるが安定な動
作を続けることかできるという効果がある。
ことにより各集積回路に配るクロック信号の位相を合わ
せることができるので、早い周期のクロック信号で各集
積回路を動作させることができるが、予備用発振器の出
力の周期を、ＰＬＬ回路により位相を合わせなくても、
各集積回路が動作する低い周期に選んでおくことて、各
集積回路のうち１つでもＰＬＬ回路かロック状態からは
ずれた場合にても、全体の動作を不安定にすることなく
、低い周期のクロック信号で、性能は落ちるが安定な動
作を続けることかできるという効果がある。
第１図は本発明の実施例のブロック図、第２図は従来の
クロック信号スキュー回路のブロック図である。 主要部分の符号の説明 １．２・・・・・集積回路 １１・・・・・・現用の発振器 １２．２２・・・・・・ＰＬＬ回路 １３．２３・・・・・ロックはずれ検出回路１４．２４
・・・・・セレクタ回路 ２１・・・・・予備用の発振器 ３１・・・・・オア回路
クロック信号スキュー回路のブロック図である。 主要部分の符号の説明 １．２・・・・・集積回路 １１・・・・・・現用の発振器 １２．２２・・・・・・ＰＬＬ回路 １３．２３・・・・・ロックはずれ検出回路１４．２４
・・・・・セレクタ回路 ２１・・・・・予備用の発振器 ３１・・・・・オア回路
Claims (2)
- （１）クロック信号を入力とする第１及び第２のＰＬＬ
回路を含み、前記第１及び第２のＰＬＬ回路の各出力を
夫々対応する第１及び第２の論理回路ブロックの動作ク
ロック信号として供給するようにしたクロック信号スキ
ュー回路であって、現用及び予備用のクロック信号発振
器と、前記第１及び第２のＰＬＬ回路に対応し設けられ
対応ＰＬＬ回路の出力と前記予備用のクロック信号発振
器の出力とを択一的に導出する第１及び第２の選択手段
と、前記第１及び第２のＰＬＬ回路に対応して設けられ
対応ＰＬＬ回路のロックはずれを検出してロックはずれ
検出信号を発生する第１及び第２のロックはずれ検出手
段と、前記ロックはずれ検出信号の発生に応答して前記
第１及び第２の選択手段に対して共に前記予備用のクロ
ック信号発振器の出力を選択するよう制御する制御手段
とを含むことを特徴とするクロック信号スキュー回路。 - （２）前記予備用のクロック信号発振器の発振周波数は
前記現用のクロック信号発振器のそれよりも小に設定さ
れていることを特徴とする請求項１記載のクロック信号
スキュー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274329A JPH04148403A (ja) | 1990-10-12 | 1990-10-12 | クロック信号スキュー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274329A JPH04148403A (ja) | 1990-10-12 | 1990-10-12 | クロック信号スキュー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148403A true JPH04148403A (ja) | 1992-05-21 |
Family
ID=17540141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274329A Pending JPH04148403A (ja) | 1990-10-12 | 1990-10-12 | クロック信号スキュー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148403A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202753A (ja) * | 1992-11-03 | 1994-07-22 | Intel Corp | コンピュータシステム及びプロセッサのクロックを停止する方法 |
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
-
1990
- 1990-10-12 JP JP2274329A patent/JPH04148403A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| JPH06202753A (ja) * | 1992-11-03 | 1994-07-22 | Intel Corp | コンピュータシステム及びプロセッサのクロックを停止する方法 |
| US5918043A (en) * | 1992-11-03 | 1999-06-29 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
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