JPH04148440A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH04148440A JPH04148440A JP2273662A JP27366290A JPH04148440A JP H04148440 A JPH04148440 A JP H04148440A JP 2273662 A JP2273662 A JP 2273662A JP 27366290 A JP27366290 A JP 27366290A JP H04148440 A JPH04148440 A JP H04148440A
- Authority
- JP
- Japan
- Prior art keywords
- error
- errors
- storage device
- same type
- control part
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関する。
近年プロセッサの高速化により、記憶装置への要求性能
が高くなっている。しかしなから、記憶素子の高速化の
進度がプロセッサに比べ遅いため、インタリーブ動作、
ブロック転送又はデータ幅を増やす等により高速データ
転送を実現する方法がとられている。それに伴い、ハー
ド量の増加傾向にあり、ＬＳＩ化が進んでいる。
が高くなっている。しかしなから、記憶素子の高速化の
進度がプロセッサに比べ遅いため、インタリーブ動作、
ブロック転送又はデータ幅を増やす等により高速データ
転送を実現する方法がとられている。それに伴い、ハー
ド量の増加傾向にあり、ＬＳＩ化が進んでいる。
従来技術においてＬＳＩ化を行う時その規模ビン数、パ
ワーにおいて１つのＬＳＩて達成するにも限度がでてき
ている。このＬＳＩ分割に伴い制御部を個別のＬＳＩに
もつケースが発生する。
ワーにおいて１つのＬＳＩて達成するにも限度がでてき
ている。このＬＳＩ分割に伴い制御部を個別のＬＳＩに
もつケースが発生する。
すなわち、同種のエラー検出を複数のＬＳＩで行うケー
スか発生する。
スか発生する。
１つの故障により同種のエラー検出回路を持つすべての
ＬＳＩがエラーを検出した時には、すべてのＬＳＩがエ
ラー処理を行いシーケンスはくずれないが、あるＬＳＩ
なけがエラーを検出した時は、例えばＬＳＩ内の故障等
そのＬＳＩだけがエラー処理を行い他のＬＳＩは正常に
動作するというようなシーケンスがくずれる状態か発生
してしまう。
ＬＳＩがエラーを検出した時には、すべてのＬＳＩがエ
ラー処理を行いシーケンスはくずれないが、あるＬＳＩ
なけがエラーを検出した時は、例えばＬＳＩ内の故障等
そのＬＳＩだけがエラー処理を行い他のＬＳＩは正常に
動作するというようなシーケンスがくずれる状態か発生
してしまう。
上述した従来の記憶装置は、エラー処理部において、す
べてのＬＳＩがエラー検出した場合と、あるＬＳＩだけ
がエラー検出した場合とてエラーの重要度を同等として
いるのでシーケンスがくずれないような致命的でないエ
ラーも致命的なエラーとして報告するという欠点かある
。
べてのＬＳＩがエラー検出した場合と、あるＬＳＩだけ
がエラー検出した場合とてエラーの重要度を同等として
いるのでシーケンスがくずれないような致命的でないエ
ラーも致命的なエラーとして報告するという欠点かある
。
本発明の記憶装置は、いくつかに分割された制御部て個
別に同種グ）エラーを検出し、そのエラーの数及び場所
によりエラーの重要度を判断するエラー回路を有してい
る。
別に同種グ）エラーを検出し、そのエラーの数及び場所
によりエラーの重要度を判断するエラー回路を有してい
る。
次に、本発明について口面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図である。
記憶装置制御部（１）１１は、インタフェース信号１０
０から記憶装置インタフェース１１０を受は取り、その
情報のエラーチエツクを行い、エラーを検出するとエラ
−１信号３１０に出力する。
０から記憶装置インタフェース１１０を受は取り、その
情報のエラーチエツクを行い、エラーを検出するとエラ
−１信号３１０に出力する。
記憶装置制御部（２）１２．記憶装置制御部（ｎ）１３
も記憶装置制御部（１）１１と同様に動く。
も記憶装置制御部（１）１１と同様に動く。
エラー制御部２０に集まるエラー信号３１０３２０．３
３０により、同種ですべてのＬＳＩで検出していれは致
命的てないエラー報告信号２２０に出力し、同種ですへ
てのＬＳＩで検出していなければ、致命的なエラー報告
信号２１０に出力する。
３０により、同種ですべてのＬＳＩで検出していれは致
命的てないエラー報告信号２２０に出力し、同種ですへ
てのＬＳＩで検出していなければ、致命的なエラー報告
信号２１０に出力する。
以上説明したように本発明は、同種のエラーを検出した
制御部を場合分けすることにより、致命的なエラーであ
るか、致命的でないエラーであるかを判断し、システム
タウンを極力少なくする効果かある。
制御部を場合分けすることにより、致命的なエラーであ
るか、致命的でないエラーであるかを判断し、システム
タウンを極力少なくする効果かある。
第１図は本発明の一実施例を示すブロック図である６
１１−記憶装置制御部（１） 、 １２・記憶装置制御
部（２＞ 、 １．３・記憶装置制御部（ｎ） 、 ２
０−エラー制御部、１００・インタフェース信号、１１
０・・・記憶装置インタフェース信号、２００・・・エ
ラー報告信号、２１０・致命的なエラー報告信号、２２
０・・ 致命的でないエラー報告信号、 ０・・・ エラー（１） 信号、 ２０・・・エラー（２） 信号、 ０・−・エラー（ｎ） 信号。
部（２＞ 、 １．３・記憶装置制御部（ｎ） 、 ２
０−エラー制御部、１００・インタフェース信号、１１
０・・・記憶装置インタフェース信号、２００・・・エ
ラー報告信号、２１０・致命的なエラー報告信号、２２
０・・ 致命的でないエラー報告信号、 ０・・・ エラー（１） 信号、 ２０・・・エラー（２） 信号、 ０・−・エラー（ｎ） 信号。
Claims (1)
- いくつかに分割された制御部を有し、又そこで個別に同
種のエラーを検出する回路を有し、そのエラーの数及び
場所によりエラーの重要度を判断するエラー回路とを含
むことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273662A JPH04148440A (ja) | 1990-10-12 | 1990-10-12 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273662A JPH04148440A (ja) | 1990-10-12 | 1990-10-12 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148440A true JPH04148440A (ja) | 1992-05-21 |
Family
ID=17530804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2273662A Pending JPH04148440A (ja) | 1990-10-12 | 1990-10-12 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148440A (ja) |
-
1990
- 1990-10-12 JP JP2273662A patent/JPH04148440A/ja active Pending
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