JPH05289896A - フォールトトレラントコンピュータ - Google Patents
フォールトトレラントコンピュータInfo
- Publication number
- JPH05289896A JPH05289896A JP4085516A JP8551692A JPH05289896A JP H05289896 A JPH05289896 A JP H05289896A JP 4085516 A JP4085516 A JP 4085516A JP 8551692 A JP8551692 A JP 8551692A JP H05289896 A JPH05289896 A JP H05289896A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- code
- snooper
- dedicated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】
【目的】 二重化バスをもつフォールトトレラントコン
ピュータにおいて、プロセッサモジュールのハードウェ
ア量を少なくし、監視動作を簡素化することで、監視動
作を高速にする構成を得る。 【構成】 切替回路105が、データの流れるシステム
バス002,003を判別し、バス監視先の切替えを行
うことで、一つのスヌーパ103が二重化バスを監視す
る。 【効果】 スヌーパが一つになるので、プロセッサモジ
ュールのハードウェア量が少なくなり、監視動作も簡素
化し、監視動作が高速になる。
ピュータにおいて、プロセッサモジュールのハードウェ
ア量を少なくし、監視動作を簡素化することで、監視動
作を高速にする構成を得る。 【構成】 切替回路105が、データの流れるシステム
バス002,003を判別し、バス監視先の切替えを行
うことで、一つのスヌーパ103が二重化バスを監視す
る。 【効果】 スヌーパが一つになるので、プロセッサモジ
ュールのハードウェア量が少なくなり、監視動作も簡素
化し、監視動作が高速になる。
Description
【0001】
【産業上の利用分野】この発明は、たとえば無休無停止
を狙いとしたフォールトトレラントコンピュータに関す
るものである。
を狙いとしたフォールトトレラントコンピュータに関す
るものである。
【0002】
【従来の技術】図6は例えば米国特許US−48191
54に示された従来のフォールトトレラントコンピュー
タを示す図である。図において、プロセッサモジュール
100,200とメモリモジュール001はシステムバ
ス002,003に接続されており、プロセッサモジュ
ール100はプロセッサ101とキャッシュメモリ10
2とバスインタフェース104から構成される。各プロ
セッサモジュールは空き状態のシステムバスを使用し、
一方のバスにエラーが発生した場合にも他方のバス一つ
で対応できるようにフォールトトレラント性を持った設
計がなされている。このフォールトトレラントコンピュ
ータは、排他制御を行なうマルチプロセッサシステムを
構築している。
54に示された従来のフォールトトレラントコンピュー
タを示す図である。図において、プロセッサモジュール
100,200とメモリモジュール001はシステムバ
ス002,003に接続されており、プロセッサモジュ
ール100はプロセッサ101とキャッシュメモリ10
2とバスインタフェース104から構成される。各プロ
セッサモジュールは空き状態のシステムバスを使用し、
一方のバスにエラーが発生した場合にも他方のバス一つ
で対応できるようにフォールトトレラント性を持った設
計がなされている。このフォールトトレラントコンピュ
ータは、排他制御を行なうマルチプロセッサシステムを
構築している。
【0003】しかし、このフォールトトレラントコンピ
ュータが排他制御を行わないマルチプロセッサシステム
を構築する場合、キャッシュメモリの整合性を保たなけ
ればならない。図7は、排他制御を行わないマルチプロ
セッサシステムを想定したフォールトトレラントコンピ
ュータを示す図である。001,002,003,10
0,101,102,104,200は上記従来装置と
同一のものである。103a,103bは、各々システ
ムバス002,003を監視するスヌーパである。
ュータが排他制御を行わないマルチプロセッサシステム
を構築する場合、キャッシュメモリの整合性を保たなけ
ればならない。図7は、排他制御を行わないマルチプロ
セッサシステムを想定したフォールトトレラントコンピ
ュータを示す図である。001,002,003,10
0,101,102,104,200は上記従来装置と
同一のものである。103a,103bは、各々システ
ムバス002,003を監視するスヌーパである。
【0004】図7において、プロセッサモジュール10
0がシステムバス002を使用する場合、スヌーパ10
3aがシステムバス002を監視し、プロセッサモジュ
ール100がシステムバス003を使用する場合、スヌ
ーパ103bがシステムバス003を監視する。この例
では、複数のシステムバスについて、必ず1対1に対応
するシステムバスト同じ数のスヌーパを設けなければい
けない。
0がシステムバス002を使用する場合、スヌーパ10
3aがシステムバス002を監視し、プロセッサモジュ
ール100がシステムバス003を使用する場合、スヌ
ーパ103bがシステムバス003を監視する。この例
では、複数のシステムバスについて、必ず1対1に対応
するシステムバスト同じ数のスヌーパを設けなければい
けない。
【0005】
【発明が解決しようとする課題】フォールトトレラント
コンピュータでは、システムバス002,003が独立
に動作するため、スヌーパがそれぞれのシステムバスに
対して二個必要になり、ハードウェア量が多いという欠
点があった。また、二つのスヌーパを制御する必要があ
るため、監視動作が複雑になり、高速化が困難であると
いう欠点があった。
コンピュータでは、システムバス002,003が独立
に動作するため、スヌーパがそれぞれのシステムバスに
対して二個必要になり、ハードウェア量が多いという欠
点があった。また、二つのスヌーパを制御する必要があ
るため、監視動作が複雑になり、高速化が困難であると
いう欠点があった。
【0006】本発明は、システムバスが複数あってもハ
ードウェア量の増加を少なくするとともに、監視動作を
簡素化することのできるフォールトトレラントコンピュ
ータを提供することを目的とする。
ードウェア量の増加を少なくするとともに、監視動作を
簡素化することのできるフォールトトレラントコンピュ
ータを提供することを目的とする。
【0007】
【課題を解決するための手段】本発明のフォールトトレ
ラントコンピュータは、情報を記憶するメモリモジュー
ル(記憶装置)とメモリモジュールとプロセッサモジュ
ール(処理手段)の間で情報を転送するための共通路と
なる複数のシステムバスと以下の要素を有するプロセッ
サモジュール(処理手段)を備えている。(a)情報を
処理するプロセッサ(演算装置)、(b)上記複数のシ
ステムバスを監視するシステムバスの数未満数のスヌー
パ、(c)スヌーパとシステムバスの間で、スヌーパが
監視すべきバスを選択する切替回路、(d)システムバ
スから転送された情報のエラーチェックなどを行い、状
況に応じて、上記切替回路を切り替える切替制御手段。
ラントコンピュータは、情報を記憶するメモリモジュー
ル(記憶装置)とメモリモジュールとプロセッサモジュ
ール(処理手段)の間で情報を転送するための共通路と
なる複数のシステムバスと以下の要素を有するプロセッ
サモジュール(処理手段)を備えている。(a)情報を
処理するプロセッサ(演算装置)、(b)上記複数のシ
ステムバスを監視するシステムバスの数未満数のスヌー
パ、(c)スヌーパとシステムバスの間で、スヌーパが
監視すべきバスを選択する切替回路、(d)システムバ
スから転送された情報のエラーチェックなどを行い、状
況に応じて、上記切替回路を切り替える切替制御手段。
【0008】
【作用】本発明のフォールトトレラントコンピュータ
は、切替回路を設けることによりスヌーパが監視するシ
ステムバスを切替えることができるため、システムバス
1つに対して、スヌーパが1つ必要でなくなる。このた
め、スヌーパのハードウェアを小さくすることができ、
監視動作が簡素化できるため高速化が容易になる。
は、切替回路を設けることによりスヌーパが監視するシ
ステムバスを切替えることができるため、システムバス
1つに対して、スヌーパが1つ必要でなくなる。このた
め、スヌーパのハードウェアを小さくすることができ、
監視動作が簡素化できるため高速化が容易になる。
【0009】
実施例1.図1は本発明に係るフォールトトレラントコ
ンピュータの一実施例を示す図であり、001はメモリ
モジュール、メモリモジュールに002と003のシス
テムバスが接続されており、それぞれのシステムバスよ
りプロセッサモジュール100、プロセッサモジュール
200がつながっている。プロセッサモジュール100
はプロセッサ101とキャッシュメモリ102を備え、
103はスヌーパであり、105はスヌーパ103が監
視するバスを選択する切替回路である。104はシステ
ムバスから転送された情報をチェックし結果に応じて上
記切替回路を切り替えるバスインタフェースである。1
11,112,113,114は内部バスをあらわす。
ンピュータの一実施例を示す図であり、001はメモリ
モジュール、メモリモジュールに002と003のシス
テムバスが接続されており、それぞれのシステムバスよ
りプロセッサモジュール100、プロセッサモジュール
200がつながっている。プロセッサモジュール100
はプロセッサ101とキャッシュメモリ102を備え、
103はスヌーパであり、105はスヌーパ103が監
視するバスを選択する切替回路である。104はシステ
ムバスから転送された情報をチェックし結果に応じて上
記切替回路を切り替えるバスインタフェースである。1
11,112,113,114は内部バスをあらわす。
【0010】図2は図1中の切替回路105の構成図で
ある。301はスヌーパ103が監視するバスの選択を
する切替制御回路、302,303はトリステート型の
バッファである。311はプロセッサ101が内部バス
111にデータを流すことを示すために出力するデータ
判別制御信号、312はバスインタフェース104がシ
ステムバス002,003のバス故障を検出した場合
に、どちらで故障を検出したのかを判別し、切替制御回
路301に伝達するエラーバス判別信号である。
ある。301はスヌーパ103が監視するバスの選択を
する切替制御回路、302,303はトリステート型の
バッファである。311はプロセッサ101が内部バス
111にデータを流すことを示すために出力するデータ
判別制御信号、312はバスインタフェース104がシ
ステムバス002,003のバス故障を検出した場合
に、どちらで故障を検出したのかを判別し、切替制御回
路301に伝達するエラーバス判別信号である。
【0011】図3は図1中のバスインタフェース104
の構成図である。401はデータ判別制御信号311と
システムバスの状態によるバスの選択およびバス上に流
れるコードとデータのパリティチェックによる誤り検出
を行なうバス制御回路、402,403,404,40
5はトリステート型のバッファである。初めに正常に動
作している場合について説明を行なう。正常時には2つ
のシステムバスは、002をコード専用、003をデー
タ専用として使い分けられている。
の構成図である。401はデータ判別制御信号311と
システムバスの状態によるバスの選択およびバス上に流
れるコードとデータのパリティチェックによる誤り検出
を行なうバス制御回路、402,403,404,40
5はトリステート型のバッファである。初めに正常に動
作している場合について説明を行なう。正常時には2つ
のシステムバスは、002をコード専用、003をデー
タ専用として使い分けられている。
【0012】図3において、バスインタフェース104
内のバス制御回路401は、プロセッサ101がメモリ
モジュール001のコードを読出す場合システムバス0
02につながるバッファ402,403をアクティブに
し、プロセッサ101が、メモリモジュール001のデ
ータを読出したり書込んだりする場合、システムバス0
03につながるバッファ405,404をアクティブに
する。いずれの場合もプロセッサモジュール100に入
ってくるコード或いはデータのパリティチェックを行な
う。チェックの結果、データとコードともにエラーがな
ければ、切替回路内の切替制御回路301はスヌーパ1
03がデータ専用バス003を監視するように、バッフ
ァ303をアクティブにする。その結果、スヌーパ10
3は正常時にはデータ専用バス003のみを監視する。
内のバス制御回路401は、プロセッサ101がメモリ
モジュール001のコードを読出す場合システムバス0
02につながるバッファ402,403をアクティブに
し、プロセッサ101が、メモリモジュール001のデ
ータを読出したり書込んだりする場合、システムバス0
03につながるバッファ405,404をアクティブに
する。いずれの場合もプロセッサモジュール100に入
ってくるコード或いはデータのパリティチェックを行な
う。チェックの結果、データとコードともにエラーがな
ければ、切替回路内の切替制御回路301はスヌーパ1
03がデータ専用バス003を監視するように、バッフ
ァ303をアクティブにする。その結果、スヌーパ10
3は正常時にはデータ専用バス003のみを監視する。
【0013】つぎに、バス制御回路401がパリティチ
ェックによりコード専用バス002に故障を検出した場
合について説明を行なう。図4はコード専用バス002
に故障が発生したときのバスインタフェースにつながる
システムバス上の情報の動きを示した図である。501
はコード専用バス002が故障した時刻、502はコー
ド専用バス002が故障する前のコード、503はコー
ド専用バス002が故障する前のデータ、504はコー
ド専用バス002が故障した後のコード、505,50
6はコード専用バス002が故障した後のデータであ
る。破線はスヌーパが監視するバスを示している。図3
において、バス制御回路401は、コード専用バス00
2の故障を検出したことをエラーバス判別信号312を
使用して切替制御回路301に伝達し、バッファ40
2,403をネガティブにし、読出し時はバッファ40
5を、書込み時はバッファ404をアクティブにする。
図2において、切替制御回路301はバス制御回路40
1からエラーバス判別信号312を受取り、バッファ3
02をネガティブにし、データ専用バス003に流れる
コードとデータをデータ判別制御信号311を見ること
で判別を行い、データが流れる時のみにバッファ303
をアクティブにする。同時にバス制御回路401は、コ
ードもデータも両方ともデータ専用バス003に通すと
ともに、コードもデータもパリティチェックを行なう。
ェックによりコード専用バス002に故障を検出した場
合について説明を行なう。図4はコード専用バス002
に故障が発生したときのバスインタフェースにつながる
システムバス上の情報の動きを示した図である。501
はコード専用バス002が故障した時刻、502はコー
ド専用バス002が故障する前のコード、503はコー
ド専用バス002が故障する前のデータ、504はコー
ド専用バス002が故障した後のコード、505,50
6はコード専用バス002が故障した後のデータであ
る。破線はスヌーパが監視するバスを示している。図3
において、バス制御回路401は、コード専用バス00
2の故障を検出したことをエラーバス判別信号312を
使用して切替制御回路301に伝達し、バッファ40
2,403をネガティブにし、読出し時はバッファ40
5を、書込み時はバッファ404をアクティブにする。
図2において、切替制御回路301はバス制御回路40
1からエラーバス判別信号312を受取り、バッファ3
02をネガティブにし、データ専用バス003に流れる
コードとデータをデータ判別制御信号311を見ること
で判別を行い、データが流れる時のみにバッファ303
をアクティブにする。同時にバス制御回路401は、コ
ードもデータも両方ともデータ専用バス003に通すと
ともに、コードもデータもパリティチェックを行なう。
【0014】この動作を図4を用いて説明すると、故障
が検出される前は、コード専用バス002には502の
コード、データ専用バス003には503のデータが通
り、スヌーパはシステムバス003上のデータ503を
監視する。コード専用バス002に故障が検出された後
は、上記で説明したようにコード504もデータ505
と506も両方データ専用バス003に通る。その時、
スヌーパ103はデータ専用バス003上をデータ50
5と506が流れている時のみバスの監視を行なう。
が検出される前は、コード専用バス002には502の
コード、データ専用バス003には503のデータが通
り、スヌーパはシステムバス003上のデータ503を
監視する。コード専用バス002に故障が検出された後
は、上記で説明したようにコード504もデータ505
と506も両方データ専用バス003に通る。その時、
スヌーパ103はデータ専用バス003上をデータ50
5と506が流れている時のみバスの監視を行なう。
【0015】バス制御回路401がパリティチェックに
よりデータ専用バス003に故障を検出した場合につい
て説明を行なう。図5はデータ専用バス003に故障が
発生した時の説明図である。601はデータ専用バス0
03が故障した時刻、602はデータ専用バス003が
故障する前のコード、603はデータ専用バス003が
故障する前のデータ、604はデータ専用バス003が
故障した後のコード、605,606はデータ専用バス
003が故障した後のデータである。破線は図4同様ス
ヌーパが監視するバスを示す。図3において、バス制御
回路401は、データ専用バス003の故障を検出した
ことをエラーバス判別信号312を使用して切替制御回
路301に伝達し、バッファ404,405をネガティ
ブにし、読出し時はバッファ403を、書込み時はバッ
ファ402をアクティブにする。図2において、切替制
御回路301はバス制御回路401からエラーバス判別
信号312を受取り、バッファ303をネガティブに
し、コード専用バス002に流れるコードとデータをデ
ータ判別制御信号311を見ることで判別を行い、デー
タが流れる時のみにバッファ302をアクティブにす
る。バス制御回路401は、コードもデータも両方とも
コード専用バス002に通すとともに、コードもデータ
もパリティチェックを行なう。
よりデータ専用バス003に故障を検出した場合につい
て説明を行なう。図5はデータ専用バス003に故障が
発生した時の説明図である。601はデータ専用バス0
03が故障した時刻、602はデータ専用バス003が
故障する前のコード、603はデータ専用バス003が
故障する前のデータ、604はデータ専用バス003が
故障した後のコード、605,606はデータ専用バス
003が故障した後のデータである。破線は図4同様ス
ヌーパが監視するバスを示す。図3において、バス制御
回路401は、データ専用バス003の故障を検出した
ことをエラーバス判別信号312を使用して切替制御回
路301に伝達し、バッファ404,405をネガティ
ブにし、読出し時はバッファ403を、書込み時はバッ
ファ402をアクティブにする。図2において、切替制
御回路301はバス制御回路401からエラーバス判別
信号312を受取り、バッファ303をネガティブに
し、コード専用バス002に流れるコードとデータをデ
ータ判別制御信号311を見ることで判別を行い、デー
タが流れる時のみにバッファ302をアクティブにす
る。バス制御回路401は、コードもデータも両方とも
コード専用バス002に通すとともに、コードもデータ
もパリティチェックを行なう。
【0016】この動作を図5を用いて説明すると、デー
タ専用バス003に故障が検出される前は、コード専用
バス002には602のコード、データ専用バス003
には603のデータが通り、スヌーパはシステムバス0
03上のデータ603を監視する。データ専用バス00
3に故障が検出された後は、コード604もデータ60
5,606も両方コード専用バス002を通る。切替回
路は、スヌーパの監視をデータ専用バス003からコー
ド専用バス002に切替える。スヌーパ103は、コー
ド専用バス002上をデータ605と600が流れてい
る時のみバスの監視を行なう。
タ専用バス003に故障が検出される前は、コード専用
バス002には602のコード、データ専用バス003
には603のデータが通り、スヌーパはシステムバス0
03上のデータ603を監視する。データ専用バス00
3に故障が検出された後は、コード604もデータ60
5,606も両方コード専用バス002を通る。切替回
路は、スヌーパの監視をデータ専用バス003からコー
ド専用バス002に切替える。スヌーパ103は、コー
ド専用バス002上をデータ605と600が流れてい
る時のみバスの監視を行なう。
【0017】以上のようにこの実施例によれば、正常に
動作している時には一方をコード専用バスとし、他方を
データ専用バスとして使い分け一方が故障した場合には
他方にコードとデータが通るように二重化バスを使用
し、各プロセッサモジュールには、データ専用バスが故
障した場合にはスヌーパ監視をデータ専用バスからコー
ド専用バスへ切替を行なう切替回路を設けることによ
り、1つのスヌーパで正常に動作している場合とコード
専用バスが故障した場合にはデータ専用バスを監視し、
データ専用バスが故障した場合にはコード専用バスを監
視することができるため、スヌーパのハードウェア量を
小さくできる。
動作している時には一方をコード専用バスとし、他方を
データ専用バスとして使い分け一方が故障した場合には
他方にコードとデータが通るように二重化バスを使用
し、各プロセッサモジュールには、データ専用バスが故
障した場合にはスヌーパ監視をデータ専用バスからコー
ド専用バスへ切替を行なう切替回路を設けることによ
り、1つのスヌーパで正常に動作している場合とコード
専用バスが故障した場合にはデータ専用バスを監視し、
データ専用バスが故障した場合にはコード専用バスを監
視することができるため、スヌーパのハードウェア量を
小さくできる。
【0018】実施例2.上記実施例1では、バス制御回
路がパリティチェックを行い故障を検出する方法を用い
たが、故障検出方法は、他の方法、例えば,ECCコー
ドチェック、レシジマチェック、CRCなどでもよい。
路がパリティチェックを行い故障を検出する方法を用い
たが、故障検出方法は、他の方法、例えば,ECCコー
ドチェック、レシジマチェック、CRCなどでもよい。
【0019】実施例3.実施例1では、2つのシステム
バスに対して、1つのスヌーパを用いて監視動作を行な
う例を示したが、システムバスの数をさらにふやし、例
えばシステム4個に対して、スヌーパ2個で監視するな
ど、さらに複雑なネットワークにも対応することができ
る。
バスに対して、1つのスヌーパを用いて監視動作を行な
う例を示したが、システムバスの数をさらにふやし、例
えばシステム4個に対して、スヌーパ2個で監視するな
ど、さらに複雑なネットワークにも対応することができ
る。
【0020】実施例4.上記実施例1では、二重化バス
を各々コード専用バスとデータ専用バスに分けて使用し
ているが、正常動作中にも、各バスにコードとデータを
通し、切替回路がデータ判別制御信号を見ることで、バ
ス上にデータが通ることを判断し、スヌーパの監視先を
決める方式を適用できる。また、スヌーパが監視するバ
スには、データに限らず、コードを含めてもよい。
を各々コード専用バスとデータ専用バスに分けて使用し
ているが、正常動作中にも、各バスにコードとデータを
通し、切替回路がデータ判別制御信号を見ることで、バ
ス上にデータが通ることを判断し、スヌーパの監視先を
決める方式を適用できる。また、スヌーパが監視するバ
スには、データに限らず、コードを含めてもよい。
【0021】
【発明の効果】以上のように、本発明のフォールトトレ
ラントコンピュータによれば、切替回路を設けることに
より、スヌーパが監視するバスを切り替えることができ
るため、スヌーパのハードウェア量を小さくできるとと
もに監視動作を簡素化できる。
ラントコンピュータによれば、切替回路を設けることに
より、スヌーパが監視するバスを切り替えることができ
るため、スヌーパのハードウェア量を小さくできるとと
もに監視動作を簡素化できる。
【図1】この発明による二重化バスの一実施例の全体構
成図である。
成図である。
【図2】この発明の実施例による切替回路を示す構成図
である。
である。
【図3】この発明の実施例によるバスインタフェースを
示す構成図である。
示す構成図である。
【図4】この発明の実施例によるコード専用バス故障時
の動作を示す説明図である。
の動作を示す説明図である。
【図5】この発明にの実施例よるデータ専用バス故障時
の動作を示す説明図である。
の動作を示す説明図である。
【図6】従来の二重化バスを持つフォールトトレラント
コンピュータの構成を示す図である。
コンピュータの構成を示す図である。
【図7】二重化バスとスヌーパを持つフォールトトレラ
ントコンピュータの構成を示す図である。
ントコンピュータの構成を示す図である。
001 メモリモジュール 002 システムバス、コード専用バス 003 システムバス、データ専用バス 100 プロセッサモジュール1 200 プロセッサモジュールN 101 プロセッサ 102 キャッシュメモリ 103 スヌーパ 104 バスインタフェース 105 切替回路 111〜114 内部バス 301 切替制御回路 302〜303 トリステート型バッファ 311 データ判別制御信号 312 エラーバス判別信号 401 バス制御回路 402〜405 トリステート型バッファ 501 コード専用バス故障発生時刻 502 コード専用バス故障前コード 503 コード専用バス故障前データ 504 コード専用バス故障後コード 505〜506 コード専用バス故障後データ 601 データ専用バス故障発生時刻 602 データ専用バス故障前コード 603 データ専用バス故障前データ 604 データ専用バス故障後コード 605〜606 データ専用バス故障後データ
Claims (1)
- 【請求項1】 以下の要素を有するフォールトトレラン
トコンピュータ (a)情報を記憶する記憶装置、 (b)上記記憶装置に記憶された情報を転送するための
複数のシステムバス、 (c)以下の要素を有する処理手段、(c1)上記シス
テムバスを介して上記記憶装置に記憶された情報の処理
を行なう演算装置、(c2)上記複数のシステムバスを
監視するシステムバスの数未満数のスヌーパ、(c3)
スヌーパとシステムバスの間にあって スヌーパが監視
すべきバスを選択する切替回路、(c4)上記切替回路
を状況に応じて切り替える切替制御手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085516A JPH05289896A (ja) | 1992-04-07 | 1992-04-07 | フォールトトレラントコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085516A JPH05289896A (ja) | 1992-04-07 | 1992-04-07 | フォールトトレラントコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289896A true JPH05289896A (ja) | 1993-11-05 |
Family
ID=13861078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085516A Pending JPH05289896A (ja) | 1992-04-07 | 1992-04-07 | フォールトトレラントコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009538070A (ja) * | 2006-05-24 | 2009-10-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 通信モジュール |
-
1992
- 1992-04-07 JP JP4085516A patent/JPH05289896A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009538070A (ja) * | 2006-05-24 | 2009-10-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 通信モジュール |
| US8301821B2 (en) | 2006-05-24 | 2012-10-30 | Robert Bosch Gmbh | Communication module for connecting a serial bus to a plurality of system buses |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0381334B1 (en) | Apparatus for management, comparison, and correction of redundant digital data | |
| US5742851A (en) | Information processing system having function to detect fault in external bus | |
| JPH0375834A (ja) | パリティの置換装置及び方法 | |
| JP3211878B2 (ja) | 通信処理制御手段及びそれを備えた情報処理装置 | |
| JPH06259343A (ja) | 多重バス制御方式及びそれを用いたシステム | |
| JPH1027115A (ja) | コンピュータシステムの障害情報採取回路 | |
| JPH0934852A (ja) | クラスタシステム | |
| JP2946541B2 (ja) | 二重化制御システム | |
| JPH07114521A (ja) | マルチマイクロコンピュータシステム | |
| JP3291729B2 (ja) | 二重化計算機システム | |
| JP3015537B2 (ja) | 電子計算機の二重化方式 | |
| JP2908135B2 (ja) | マイクロプロセッサの故障検出装置 | |
| JPH07120296B2 (ja) | ホットスタンバイシステムにおけるエラー制御方式 | |
| JPH079636B2 (ja) | バス診断装置 | |
| JPS6113627B2 (ja) | ||
| JP3015538B2 (ja) | 電子計算機の二重化方式 | |
| JPH05134945A (ja) | バスインターフエース機構 | |
| JPH01277951A (ja) | データ転送装置 | |
| JPH04302342A (ja) | 故障診断方法 | |
| JPH0581056A (ja) | 電子計算機の二重化方式 | |
| JPH08314843A (ja) | 計算機システム | |
| JPH0367348A (ja) | 受信データメモリの面切換え制御方式 | |
| JPH10275090A (ja) | 基本処理装置の二重化方式 | |
| JPH09152995A (ja) | 計算機システム | |
| JPS6367646A (ja) | 障害箇所切離し機能付情報処理システム |