JPH04149759A - シルアル送信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、シリア）Ｌ送信クロックが“１．”状態のと
き専用のアップダウンカウンタにより一定周期のりし】
ツクを初期値Ｏでカウントアツプして前記シリアノ１送
信り［］ツタの“Ｌ゛状態時間を前記アップダウンカウ
ンタのカウントデータに変換し５、前記シリアノ１送信
りＵツクが“Ｆ（”状態のとき、前記アップダウンカウ
ンタを前記カウントデータを初期値として）１ウント・
ダウンさせカウントデータが“０”になる状態を検出す
ることにより前記シ’、、ｌ　７　）Ｌ送信り１］ツク
が“Ｈ”状態の時間が、直前のシリアル送信クロックの
“Ｌ”状態の時間と等し、１くなるタイミングを検出し
２、最終ビットのシリＩ′ル送信データの、シリアル送
信クロックの最終の立上、りのタイミングからの、出力
保持時間（以後ホールドタイムと称する）を、前記アッ
プダウンカウンタの動作を適用することにより、前記ホ
ールドタイムを、直前のシリアル送信クロックの“Ｌ”
状態の時間と同程度に自動調整できるシリアル送信回路
に関するものである。

従来の技術 従来からマイク「】コンピュータと別のマイクロコンピ
ュータ間のデータ通信、またはマイクロコンピュータと
他のデイシタ几ＬＳＩ間の送信等で、シリアルデータ転
送か利用されてきている。

以下に従来のシリアノｌ送信回路について説明する。

第３図は従来のシリアル送信回路の構成を示すものであ
る。図においてシフトバッファ１は、シリアル送信開始
のためのパルス状信号（以後シリアル送信開始信号と称
する）を、ラッチまたはシフト切換入力部１０で受けと
り、前記シリアル開始信号が“ＩＪ”状態でシリアル送
信すべきデータをパラレルにシリアル送信データ入力部
９で受けとってラッチ動作を行ない、前記シリ”ｒル送
信開始イ、１号が“■゛状態、シリアノ「送信りＬ」ツ
クをシフトクロッ；２人力部１１で受けとり、シフト動
作を行なう、、シフトバッファ力部１２からは前記シリ
−１′ル送信り［−］ツツクの立１−りごとに１ビット
ずつシリン′ノ１送信デークが出力される。遅延保持手
段であるＤフリップフ「１ツブ２はシフトバッファ出力
部１２のシリｒ几送信データをＴ−タ入力部１３て受け
とり、前記シリアル送信クロックをクロック人力部１４
で反転した信号を受けとることにより、前記シリアル送
信クロックの立下りＴツクに同期し、て出力部１５から
シリアノ１送信デタが出力される。シリアル送信りＬ］
ツクカウンタｚ３は前記シリアル送信クロックをり「Ｉ
ツク入力部１６で受：ＩＪとりぞの立上りＪ、ツクをノ
ノウントする。リセット入力部１７は前記シリアル送信
開始信号が入力され“Ｈ”状態でリセットされる。シリ
ア）ｌ送信クロックカウンタ３の出力部１８は。

カウンタ３が所定のカウント値に達すると“Ｈ”を出力
する。、−ジフトレジスタ３８は前記シリアル送信開始
信号をリセット入力部４１で受けとり、前記信号が°ｌ
（”状態でリセット・されるが出力部］８の出力をｆ−
タ入力部３９で受けとり、外部から入力されるシリアル
送信クロックより高い周波数のシフ［・クロッ２をシフ
［・クロック入力部４０で受けとることにより所定の回
数シフト動作を行ない、シフトデータ人力部３９で受け
とった信号に所定の遅延時間を付加し、シフトデータ出
力部４２から出力する。ＯＲゲート８はシフトデータ出
力部４２およびＤフリップフロップの出力部１５の出力
信号をそれぞれＯＲゲート入力部２８および２９へ入力
する。二とによりシリアル送信データ出力としてのＯＲ
ゲート出力部３０の論理和出力を得る。

以上のように構成されたシリアル送信回路について、以
下その動作について第４図のタイムチャートを参照しな
がら説明する。

まず外部からシリアル送信開始信号を入力する。前記信
号が“Ｈ”状態でシフトバッファ１にシリアル送信され
るデータのラッチと、シリアル送信クロックカウンタ３
のリセットと、シフトレデスタ３８のリセットとが実行
される。シフトバッファ１にシリアル送信されるデータ
がラッチされることによりその出力部１２がらはシリア
ル送信の第１ビットめのデータ１が出力される。つぎに
前記シリアル送信開始信号を“Ｌ”状態にし、外部から
シリアル送信クロックを入力すると、前記シリアル送信
クロックの立下りエツジのタイミングで、前記シフトバ
ッファ１の出力部１２から出力されるデータ１がＤフリ
ップフロップ２を通過し、次の立下りエツジのタイミン
グまで保持される。つぎに前記シリアル送信クロックの
立上りエツジのタイミングで前記シフトバッファ１の出
力部１２からはシリアル送信データの第２ビット目のデ
ータ２が出力される。シリアル送信クロックの両エツジ
で以後同様の動作が琥り返され、第ｎ−１回目の立上り
エツジで、前記シフトバッファｌの出力部１２からはシ
リアル送信データの第ｎビット目のデータｎが出力され
る。次の第ｎ回目のシリアル送信クロックの立下りエツ
ジで、前記Ｄフリップフロップ２の出力部１５がら前記
データｎが出力され一保持される。

一方シリアル送信クロックカウンタ３は、前記シリアル
送信クロックの立上りエツジをカウントし第ｎ回目の立
上りエツジでカウント値はｎになる。シリアル送信のビ
ット数をｎとすると、シリアル送信カウンタ３の出力部
１８は前記シリアル送信開始信号の“Ｈ”状態で“Ｌ”
状態になった後、前記シリアル送信カウンタ３かカウン
ト値ｎになるタイミングで“Ｈ”状態となる。つぎにシ
フトレジスタ３８は前記シリアル送信クロックカウンタ
３の出力部１８の出力を外部から入力するシフトクロッ
クにより遅延させる働きをするが、前記シリアル送信開
始信号の“Ｈ”状態でリセットをかけるため前記シリア
ル送信クロックカウンタ３の出力部１８の出力の立上り
エツジのみ遅延させる働きをする。前記遅延時間を以後
、ホールドタイムと呼ぶ。シフトレジスタ３８の出力部
４２の出力は、前記シリアル送信クロックカウンタ３の
出力部１８の出力の立上り後、前記ホールドタイムの後
立上る。

最後に前記Ｄフリップフロップ２の出力部１５の出力と
、前記シフトレジスタ３８の出力部４２の出力との論理
和をとることによりシリアル送信データ出力３０が出力
される。

発明が解決しようとする課題 しかしながら上記の従来の構成では、ホールドタイムが
固定量であり、外部から断続的にシリアル送信クロック
を受けとり、しかもシリアル送信クロックの周期が短い
場合を考慮すると、前記ホールドタイムを短くせざるを
得ない。ところが、シリアル送信クロックの周期が長く
シリアル送信クロックを遅延させて受信側のクロックお
して使用して当シリアル送信データを受信する側は、前
記最終ビットのデータを受信できなくなる恐れが生じる
という欠点を有していた。

本発明は上記従来の課題を解決するもので、前記ホール
ドタイムを可変量とし、シリアル送信クロックの最終の
立上りの直前のシリアル送信クロックの”Ｌ“状態の時
間と同程度の時間になる様に自動調整させることによっ
て、シリアル送信クロックの周期が短い場合も長い場合
もシリアルデータの受信側が確実にデータを受信するこ
とのできるシリアル送信回路を提供することを目的とす
る。

課題を解決するための手段 この目的を達成するために本発明のシリアル送信回路は
、シリアル送信開始信号を外部から入力したとき、前記
シリアル送信開始信号が“Ｈ”状態で、シリアル送信す
べきデータをパラレルにラッチし、前記シリアル送信開
始信号が“Ｌ”状態で、外部から入力されるシリアル送
信クロックの立上りエツジごとに、前記ラッチデータを
１ビットずつシフトさせるためのシフトバッファと、前
記シリアル送信クロックの立下りエツジごとに、前記シ
フトバッファの最終段の出力を遅延させ保持するための
遅延保持手段と、前記シリアル送信開始信号が“Ｈ”状
態でリセットされ、前記シリアル送信開始信号が“Ｌ”
状態で、前記シリアル送信クロックの立上りエツジでカ
ウントアツプして所定のカウントを行なったとき“Ｈ”
を出力するだめのシリアル送信クロックカウンタと、前
記シリアル送信クロックが“Ｌ”状態のとき、前記シリ
アル送信クロックの周期よりも充分短い周期の外部から
連続的に入力されるクロックをカウントアツプし、前記
シリアル送信クロックが“Ｈ”状態のとき、前記クロッ
クをカウントダウンし、さらにリセット入力部を有する
アップダ１クンカウンタと、前記シリアル送信クロック
の立十−リエツジを検出し前記アップダウンカウンタの
リセット入力部にパルス状のリセット信号を供給するた
めの立下りＬツシ検出回路と、前記アップダウンカウン
タのカランＩ・データを受けとり前記カウントデータが
“Ｏ”の状態を検出したとき“）−（”を出力し、それ
以外の状態で“Ｌ”を出力するためのデータ“Ｏ”の検
出回路と、前記シリアル送信り「〕ツクが“Ｈ”状態で
、かつ前記データ“Ｏ”の検出回路の出力が“Ｈ”状態
で、かつ前記シリアル送信クロックカウンタの出力が“
Ｈ”状態のとき、本回路の出力であるシリアル送信デー
タ出力を“１（”状態とし、前記条件以外のとき前記シ
リアル送信データ出力として前記遅延保持手段の出力を
通過させる手段とを備えた構成となっている。

作用 この構成によって、前記シリアル送信クロックの“Ｌ”
状態の時間幅を、前記アップダウンカウンタのカウント
データに変換し、前記シリアル送信クロックの前記“Ｌ
”状態のつぎに来る“Ｈ”状態で、前記アップダウン・
カウンタをカウントダウンさせ、さらにそのカウントデ
ータが“Ｏ”となる状態を前記データ“０”の検出回路
によって検出し、前記シリアル送信クロックカウンタに
より前記シリアル送信クロックの最終の立上り工、ソジ
を検出したときのみ、前記データ“０”の検出回路によ
る前記アップダウンカウンタのデータ“０”の検出タイ
ミングを利用することにより、前記ホールドタイムを、
前記シリアル送信クロックの最終の立上り直前の“Ｌ”
状態の時間幅と同程度の時間幅に自動調整させることが
できる。

実施例 ニス下本発明の実施例について、図面を参照しながら説
明４−る。第１図は本発明の一実施例のシリアＪ［送信
回路の構成図である３従来例と同一機能のものＩこは同
一符号を付して説明を省略する。図においてアップダウ
ンカウンタ５は、クロック人力部２２に外部から入力さ
れるシリアル送信り「〕ツクよりも充分短い一定周期の
り１１ツクをカウントする。また−ｒツブダウン切り換
え人力部２３にはシリアル送信クロックを入力し、シリ
アル送信り［〕ツクが“■７”状態のときはアップカウ
ントし、“Ｉ−Ｈ”状、！！ｉのときはダウンカウント
する。またリセット入力部２１は“■（”状態を入力す
るとリセットされる５、ひ下り丁、ツシ検出回路４は、
立下りエツジ検出回路入力部１９にシリアル送信クロッ
クを入力すると立上りエツジ検出回路出力部２０からは
シリアル送信クロックの立下りエツジのタイミングて′
パルス状の信号が出力され前記アップダ１クンカウンタ
のリセット入力部２１に入力される。データ“Ｏ”の検
出回路６には前記アップダウンカウンタのカウントデー
タ２４が入力され、前５己データ２４が“Ｏ”のとき、
データ“Ｏ”の検出回路の出力部２５からは“Ｈ”が出
力される。また前記データ２４が“０”以外のデータの
ときは“Ｌ″′が出力される。ＮＡＮＤゲート３２は、
入力部２６で前記データ“０”の検出回路の出力部２５
の出力を受けとり、また入力部２７でシリアル送信クロ
ックを受けとる。Ｎ　Ａ　Ｎ　Ｄゲートの出力部２８は
、同ゲートの入力部２６および入力部２７が共に“Ｈ“
状態のときにのみ′Ｌ”を出力する。ＡＮＤゲート３３
は、その入力部２９で前記ＮＡＮＤゲートの出力部２８
の出力を受けとり、同じく入力部３０で外部から供給さ
れるシリアル送信クロックよりも充分周期の短い一定周
期のクロックを受けとる。その出力部３１は、入力部２
９が“Ｈ”状態のときは入力部３０で受けとったクロッ
クが通過するが、入力部２９が“Ｌ”状態のときは、前
記出力部３１は“Ｌ”状態が出力される。前記出力部３
１の出力は前記アップダウンカウンタ５のクロック入力
部２２に入力される。ＡＮＤゲート７は、その入力部３
４で前記データ“０”の検出回路６の出力部２５の出力
を受けとり、またその入力部３５でシリアル送信クロッ
クを受けとり、またその入力部３６でシリアル送信クロ
ックカウンタ３の出力部１８の出力を受けとる。ＡＮＤ
ゲート７の出力部３７は、前記入力部３４と、入力部３
５、および入力部３６が全て“Ｈ”状態のときのみ“Ｈ
”を出力する。ＯＲゲート８は、前記ＡＮＤゲート７の
出力部３７の出力をその入力部２８で受けとり、同じく
入力部２９でＤフリップフロップ２の出力部１５の出力
を受けとる。ＯＲゲート８の出力部３０は、前記入力部
２８が“Ｌ”状態のとき、前記Ｄフリップフロップ２の
出力部１５の出力が通過しシリアル送信データ出力とな
り、前記入力部２８が“Ｈ”状態のときは前記出力部３
０は“Ｈ”が出力される。

なお、シフトバッファ１．Ｄフリップフロップ２、シリ
アル送信カウンタ３は従来の構成と同じ機能のものであ
る。

以上のように構成されたシリアル送信回路について、以
下その動作について第２図のタイムチャートを参照しな
がら説明する。

まず外部からパルス状のシリアル送信開始信号を入力す
る。前記信号が“Ｈ”状態のとき、シフトバッファ１の
シリアル送信されるデータがラッチされ、シリアル送信
クロックカウンタ３がリセットされる。シフトバッファ
１にシリアル送信されるデータがラッチされることによ
りシフトバッファ１の出力部１２よりシリアル送信の第
１ビット目のデータ１が出力される。つぎに前記シリア
ル送信開始信号を“Ｌ”状態にして外部からシリアル送
信クロックを入力すると、シリアル送信クロックのタイ
ミングで前記シフトバッファの出力部１２より出力され
るデータｌがＤフリップフロップ２を通過し、シリアル
送信クロックのつぎの立下りエツジまで保持される。つ
ぎにシリアル送信クロックの立上りエツジのタイミング
でシフトバッファ１の出力部１２からはシリアル送信デ
ータの第２ビット目のデータ２が出力される。

シリアル送信クロックの両エツジで以後同様の動作が繰
り返され、前記シリアル送信開始信号から第ｎ−１回目
のシリアル送信クロックの立上りエツジでシフトバッフ
ァ１の出力部１２からはシリアル送信データの第ｎビッ
ト目のデータｎが出力される。次の第ｎ回目のシリアル
送信クロックの立下りエツジでＤフリップフロップ２の
出力部１５からは前記データｎが出力され保持される。

一方シリアル送信クロックカウンタ３は、シリアル送信
クロックの立上りエツジをカウントし、その第ｎ回目の
立上りエツジでカウント値はｎとなる。シリアル送信の
ビット数をｎとすると、シリアル送信クロックカウンタ
の出力部１８の出力は、そのカウント値がｎのときのみ
“Ｈ”となり、再びシリアル送信開始信号が入力されて
、前記シリアル送信クロックカウンタがリセットされる
まで“Ｈ”を出力する。一方アツブダウンカウンタ５は
、シリアル送信クロックが“Ｌ”状態のとき、外部から
入力されるシリアル送信クロックの周期よりも充分短い
一定周期のクロックをカウントアツプし、シリアル送信
クロックが“Ｈ”状態に切換わったとき、切換わり直前
のカウント値を初期値としてカウントダウンをする。ま
た−方、シリアル送信クロックの立下りのタイミングで
立下りエツジ検出回路４はパルス状の信号を発生し、前
記アップダウンカウンタ５をリセ・ン卜する。このため
、シリアル送信クロックが“Ｌ”状態のときは必ず前記
アップダウンカウンタ５はカウント値“Ｏ”からカウン
トアツプする。またアップダウンカウンタ５のカウント
データ２４は、データ“０”の検出回路６に入力され、
前記カウントデータが“Ｏ”のとき、前記データ“０”
の検出回路６の出力部２５からは”Ｈ”が出力される。

図に示す様にシリアル送信クロックの“Ｈ”状態の時間
が、直前の“Ｌ”状態の時間よりも長いときは、前記ア
ップダウンカウンタ５のカウントデータは、やがて“０
”になる。このタイミングでデータ“Ｏ”の検出回路６
の出力部２５からは“Ｈ”が出力され、ＮＡＮＤゲート
３２の入力部２６に入力される。一方、同ＮＡＮＤゲー
ト３２の入力部２７にはシリアル送信クロツクが人ｔ３
されているたｙ）、前記データ“０”の検出回路６の出
力部ｆ、２５が“Ｈ”状態で、かつシリアル送信クロッ
クが“１１”状態ならば、前記Ｎ　Ａ　Ｎ　Ｄゲート２
６の出力部２８は“Ｌ”になる。、前記出力部２８は、
・〜ＮＤノア’−ｈ　３３の入力部２９に入力され、も
う−ブｊの入力部３０へは前記アップダウンカウンタの
′７０ツー７が入力されており、前記Ｎ　、Ａ　Ｎ　Ｄ
ゲート：３２の出力部２８か″■、”のときは、そのｌ
ＮＮ　Ｄゲートの出力部３１は“Ｉ、”古ななる。これ
ｒ）データ“０”の検出回路６と、Ｎ　、Ａ　Ｎ　ＩＴ
：ゲート３２、およびＡＮＤゲート３３により、シリア
ノ［送信クロックの“Ｉ（”状態の時間が、（の直前の
゛■、”状態の時間よりも長いとき、シリ−ど］［送信
クロックの“Ｈ”状、態で前記アップダウンカウン５が
カウントダウンしてやがてカウントデータが“０”にな
った時、アップダウンカウンタに供給されるり【１ツク
が禁止され、前記アップダウンカウンタ５はカラン［・
データ“０”の状態で停」トシ７、シリアル送信クロッ
クがそのつぎに“Ｆ、”状態になるまでのこの状態を保
持した後再びカウント・ア・ｙブ動作を行なう、、−）
ぎにシリアル送信開始信号、よ４つ第ｎ回目のシリアノ
［送信クロックの立下りて前記アップダウンカウンタ５
はカウントデータ“Ｏ”からカウントアツプ動作を行な
い、第ｎ回目のシリアル送信クロックの立」−１すＪ、
ツジてダウンカウントを行ない）１ウントデータが“０
”になったとき停止する。前記第ｎ回目のシリアル送信
クロックの立寸り２エツジから、前記アップダウンカウ
ンタ５力くカウントデータ“０”の状態で停止するまで
の時間か本発明により得られるホールドタイムてありシ
リＴ　ＪＬ送信クロックの第１１回目の立下りエツジか
ら第１１四目の立上りエツジまでに要する時間にほぼ等
しい。つぎにデータ“Ｏ”の検出回路４の出力部２０の
出力と、シリアル送信クロックと、前記シリアル送信ク
ロックカウンタ３の出力部１８の出力とがＡ　Ｉ’Ｊ　
Ｄゲート７に入力され、前記３つの入力信号が全て“Ｈ
”状態のとさその出力部３７は“）−（”状態になる。

前記ＡＮＤゲート７の出力部３７と、前記■）フ１ツブ
フ（ト、　２２の出力部１５は、共にＯＲゲート８の友
ｔ１てあｉ）、その出力部３０の出力がシリＴ）Ｌ送信
−Ｆ　　３ｙ出力である、シリアル送信開始信すが入Ｊ
」されろ七、シリア）Ｌ送信り１−１ツクカウン７３か
リセ・ソトされるためその出力部１８が“Ｌ、”Ｌ′−
、なルタめ、Ｅｒ　記Ａ　Ｎ　Ｄグー１□　７　ノｕ３
力部３７は“丁、”となる、前こ己“ｒ、”状態のとき
、Ｄフリッ−ブフ■１ッゴ２の出力部１５の出力はＯＲ
ゲート８を通過１ζ）、−７）ぎにシリアル送信クロッ
クの第１１番Ｅｌｌ　ＱＵ立［１）Ｊツジで前記シリア
ル送信りＬ１ツクカウンタ３　＋５出力部１８が“）−
（”状、朝にな一〕、かつホー几ドヤイｌ−１を形成す
るだめの前記アップダ「゛ノ〕・力「′ノンタ５がノノ
ウ〕・Ｉ・デー々“０”になり前記デー　１７“０”の
検出回路６の出力部２５が“■１”、）ｓなると、前記
ノ〜Ｎ　ｒ）ノア’　−ドアの出力部３７は“Ｈ”、に
なり、前記シリアル送信データ出力は“■（”状態に固
定され、つぎに再びシリアル送信開始信号が入力される
までこの状態を保持する。

以上のように本実施例によれば、シリ°７）を送信り［
］ツクの状態の切換えによりアップまたはダウンｆ１ウ
ント動作をするアップクウンノノウレタと、前記アップ
ダウン、ノフウンタをシリアル送信り「１ツクの立下り
一１ツシでリセットをかけるための立上りｊ−７ツシ検
出回路七、前記アップダウンカウンタのカウントデータ
の中からカウントデータ゛Ｏ”を検出するためのデータ
“Ｏ”の検出回路１ｋ、シリアル送信クロックが“トＩ
”て、かつ前記データ“０”の検出回路がＩＩ”を出力
し、た、七き、前記アップダウンカウンタのクロック入
力を禁１１する手段と、シリアル送信り［−］ツクが゛
用１”で、かつ前記シリア／ｌ送信り「７ツクカ１クン
タの出力が“１１”で、かつ前記データ“０”の検出回
路の出力が“１（”のとき、シリアノ【送信データ出力
を“Ｈ”に固定する手段を設けることにより、シリアノ
【送信クロックの第ｒ’１番目の立下りから第１１番［
」の立上りまでに要する時間と同程度の時間に自動調整
することができる。なお図で使用するＤフリップフロッ
プは、ここではシリアノ１送信クロツクの立上りから立
下りの間だけデータを遅研させ保持する遅延保持手段で
あるため、この機能を果たせるＪ　Ｋフリップフロップ
、その他の同等機能の回路で代用しても差支えない。

発明の効果 以上のように本発明は、特にシリアル送信クロックの状
態の切換えによりアップまたはダウンカウント動作をす
るアップダウンカウンタと、前記アップダウンカウンタ
をシリアル送信クロックの立下りエツジでリセットをか
けるための立下りエツジ検出回路と、前記アップダウン
カウンタのカウントデータの中からカウントデータ“０
”を検出するためのデータ“０”の検出回路を設けるこ
とにより、シリアル送信クロックの第ｎ番目の立下りか
ら第ｎ番目の立上りまでに要する時間と同程度の時間に
自動調整することができ、ホールドタイムが短（なるこ
とのない優れたシリアル送信回路を実現できるものであ
る。

【図面の簡単な説明】

第１図は本発明の実施例のシリアル送信回路のブロック
図、第２図は同じくシリアル送信回路のタイムチャート
、第３図は従来のシリアル送信回路のブロック図、第４
図は同じくシリアル送信回路のタイムチャートである。 １・・・・・・シフトバッファ、２・・・・・・Ｄフリ
ッププロップ、３・・・・・・シリアル送信クロックカ
ウンタ、４・・・・・・立下りエツジ検出回路、５・・
・・・・アップダウンカウンタ、６・・・・・・データ
“○”の検出回路、７・・・・・・ＡＮＤゲート、８・
・・・・・ＯＲゲート、９・・・・・・シリアル送信デ
ータ入力部、１０・・・・・・シリアル送信データラッ
チクロック入力部、１１・・・・・・シリアル送信クロ
ック入力部、１２，１５．１８．２０゜２５．２８，３
１．３７・・・・・・出力部、１３・・・・・・データ
入力部、１４，１６．２２・・・・・・クロック入力部
、１７・・・・・・リセット入力部、１９，２６，２７
゜２９．３０．３４〜３６・・・・・・入力部、２３・
・・・・・アップダウン切換入力部、２４・・・・・・
カウントデータ出力部、３２・・・・・・ＮＡＮＤゲー
ト、３３・・・・・・ＡＮＤゲート、３８・・・・・・
シフトレジスタ、３９・・・・・・シフトデータ入力部
、４０・・・・・・シフトクロック入力部、４２・・・
・・・シフトレジスタ出力部。 代理人の氏名　弁理士小蝦治明　ばか２６第 図 第 図

Claims (1)

【特許請求の範囲】
1. シリアル送信開始信号を外部から入力したとき、前記シ
   リアル送信開始信号が“Ｈ”状態で、シリアル送信すべ
   きデータをパラレルにラッチし、前記シリアル送信開始
   信号が“Ｌ”状態で、外部から入力されるシリアル送信
   クロックの立上りエッジごとに、前記ラッチデータを１
   ビットずつシフトさせるためのシフトバッファと、前記
   シリアル送信クロックの立下りエッジごとに、前記シフ
   トバッファの最終段の出力を遅延させ保持するための遅
   延保持手段と、前記シリアル送信開始信号が“Ｈ”状態
   でリセットされ、前記シリアル送信開始信号が“Ｌ”状
   態で前記シリアル送信クロックの立上りエッジでカウン
   トアップして所定回数のカウント動作を行なったとき“
   Ｈ”を出力するためのシリアル送信クロックカウンタと
   、前記シリアル送信クロックが“Ｌ”状態のとき前記シ
   リアル送信クロックの周期よりも充分短い周期の外部か
   ら連続的に入力されるクロックをカウントアップし、前
   記シリアル送信クロックが“Ｈ”状態のとき前記クロッ
   クをカウントダウンし、さらにリセット入力部を有する
   アップダウンカウンタと、前記シリアル送信クロックの
   立下りエッジを検出し前記アップダウンカウンタのリセ
   ット入力部にパルス状のリセット信号を供給するための
   立下りエッジ検出回路と、前記アップダウンカウンタの
   カウントデータを受けとり前記カウントデータが“０”
   の状態を検出したとき“Ｈ”を出力し、それ以外の状態
   で“Ｌ”を出力するためのデータ“０”の検出回路と、
   前記シリアル送信クロックが“Ｈ”状態で、かつ前記デ
   ータ“０”の検出回路の出力が“Ｈ”状態のとき、前記
   アップダウンカウンタへのクロックの入力を禁止する手
   段と、前記シリアル送信クロックが“Ｈ”状態で、かつ
   前記データ“０”の検出回路の出力が“Ｈ”状態で、か
   つ前記シリアル送信クロックカウンタの出力が“Ｈ”状
   態のとき、本回路の出力であるシリアル送信データ出力
   を“Ｈ”状態とし、前記条件以外のとき前記シリアル送
   信データ出力として前記遅延保持手段の出力を通過させ
   る手段とを備えたシリアル送信回路。