JPH04150352A - Ｐｃｍ通信装置のバイポーラ信号出力回路 - Google Patents
Ｐｃｍ通信装置のバイポーラ信号出力回路Info
- Publication number
- JPH04150352A JPH04150352A JP27280590A JP27280590A JPH04150352A JP H04150352 A JPH04150352 A JP H04150352A JP 27280590 A JP27280590 A JP 27280590A JP 27280590 A JP27280590 A JP 27280590A JP H04150352 A JPH04150352 A JP H04150352A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 16
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- 101710200331 Cytochrome b-245 chaperone 1 Proteins 0.000 description 1
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- ULGZDMOVFRHVEP-RWJQBGPGSA-N Erythromycin Chemical compound O([C@@H]1[C@@H](C)C(=O)O[C@@H]([C@@]([C@H](O)[C@@H](C)C(=O)[C@H](C)C[C@@](C)(O)[C@H](O[C@H]2[C@@H]([C@H](C[C@@H](C)O2)N(C)C)O)[C@H]1C)(C)O)CC)[C@H]1C[C@@](C)(OC)[C@@H](O)[C@H](C)O1 ULGZDMOVFRHVEP-RWJQBGPGSA-N 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＣＭ通信装置のバイポーラ信号出力回路に関
し、特に数種類のクロック源からその１つを選択し、選
択クロックによりパルス有志率を５０％とするバイポー
ラ信号出力回路に関する。
し、特に数種類のクロック源からその１つを選択し、選
択クロックによりパルス有志率を５０％とするバイポー
ラ信号出力回路に関する。
従来、ＰＣＭ通信装置のバイポーラ信号出力回路では、
数種類のクロック源からその１つを選択し、選択したク
ロックを用いて伝送ラインに出力する前段で出力信号と
クロックとの論理を取ってパルス有志率５０％の波形を
作り、伝送ラインにバイポーラ信号を出力していた。
数種類のクロック源からその１つを選択し、選択したク
ロックを用いて伝送ラインに出力する前段で出力信号と
クロックとの論理を取ってパルス有志率５０％の波形を
作り、伝送ラインにバイポーラ信号を出力していた。
ｒ発明が解決しようとする課題〕
上述した従来のＰＣＭ通信装置のバイポーラ信号出力回
路では、クロック源のパルス寡占率のバラツキやバイポ
ーラ変換するＩＣのゲート遅延によるディジタル信号の
遅延によって伝送ラインのパルス寡占率５０％に狂いが
生じるという問題点があった。
路では、クロック源のパルス寡占率のバラツキやバイポ
ーラ変換するＩＣのゲート遅延によるディジタル信号の
遅延によって伝送ラインのパルス寡占率５０％に狂いが
生じるという問題点があった。
つまり、従来のＰＣＭ通信装置のバイポーラ信号出力回
路の構成を示す第３図を参照すると、伝送ラインのパル
ス寡占率５０％に狂いが生じるのは、符号化回路２８よ
り出力されたディジタル信号のクロックセレクタ２５の
出力のクロックとの遅延によるものと、クロックセレク
タ２５に入力される装置内部発振器２６．外部クロック
入力端子２４より入力される外部クロック及びＰＣＭ信
号入力端子２１より入力されるＰＣＭ信号により抽出さ
れるクロックのパルス寡占率５０％からの狂いによるも
のであった。第４図は符号化回路２８でのディジタル信
号の遅延により生じるパルス寡占率５０％の狂いを示す
。また、第５図はクロックセレクタ２５の出力クロック
のパルス寡占率５０％の狂いにより生じる伝送ラインの
パルス寡占率５０％の狂いを示す。第４図中のパルス寡
占率の０部とＤ部との差は符号化回路２８の遅延の差に
あたる。第５図中のパルス寡占率のＥ部とＦ部との差は
クロックセレクタ２５の出力クロックのパルス寡占率５
０％の狂いの差による。
路の構成を示す第３図を参照すると、伝送ラインのパル
ス寡占率５０％に狂いが生じるのは、符号化回路２８よ
り出力されたディジタル信号のクロックセレクタ２５の
出力のクロックとの遅延によるものと、クロックセレク
タ２５に入力される装置内部発振器２６．外部クロック
入力端子２４より入力される外部クロック及びＰＣＭ信
号入力端子２１より入力されるＰＣＭ信号により抽出さ
れるクロックのパルス寡占率５０％からの狂いによるも
のであった。第４図は符号化回路２８でのディジタル信
号の遅延により生じるパルス寡占率５０％の狂いを示す
。また、第５図はクロックセレクタ２５の出力クロック
のパルス寡占率５０％の狂いにより生じる伝送ラインの
パルス寡占率５０％の狂いを示す。第４図中のパルス寡
占率の０部とＤ部との差は符号化回路２８の遅延の差に
あたる。第５図中のパルス寡占率のＥ部とＦ部との差は
クロックセレクタ２５の出力クロックのパルス寡占率５
０％の狂いの差による。
本発明のＰＣＭ通信装置のバイポーラ信号出力回路は、
ＰＣＭ信号入力端子より入力されたＰＣＭ信号よりクロ
ックを抽出するクロック抽出回路と、このクロック抽出
回路の出力信号を受け方形波にレベル変換するレベル変
換回路と、ＰＣＭ通信装置外部よりクロックを入力する
為の外部クロック入力端子と、前記レベル変換回路及び
前記外部クロック入力端子より入力されるクロック及び
グランドレベルを選択するクロックセレクタと、このク
ロックセレクタより出力されるクロックに従属したクロ
ックを発生するＰＬＩ−回路と、２進カウンタと、ＰＣ
Ｍ信号を多重化する多重化回路と、この多重化回路の出
力を伝送ラインに適したバイポーラ信号に変換する符号
化回路と、この符号化回路の出力信号をバイポーラ信号
に変換する波形寡占率変換回路と、この波形寡占率変換
回路の出力を正しく波形寡占率５ｏ％に波形整形する波
形整形回路と、この波形整形回路の出力を伝送ラインに
出力するトランスとを備える。
ＰＣＭ信号入力端子より入力されたＰＣＭ信号よりクロ
ックを抽出するクロック抽出回路と、このクロック抽出
回路の出力信号を受け方形波にレベル変換するレベル変
換回路と、ＰＣＭ通信装置外部よりクロックを入力する
為の外部クロック入力端子と、前記レベル変換回路及び
前記外部クロック入力端子より入力されるクロック及び
グランドレベルを選択するクロックセレクタと、このク
ロックセレクタより出力されるクロックに従属したクロ
ックを発生するＰＬＩ−回路と、２進カウンタと、ＰＣ
Ｍ信号を多重化する多重化回路と、この多重化回路の出
力を伝送ラインに適したバイポーラ信号に変換する符号
化回路と、この符号化回路の出力信号をバイポーラ信号
に変換する波形寡占率変換回路と、この波形寡占率変換
回路の出力を正しく波形寡占率５ｏ％に波形整形する波
形整形回路と、この波形整形回路の出力を伝送ラインに
出力するトランスとを備える。
次に、本発明について図面を参照して説明する。
ＰＣＭ通信装置の数種類のクロック源をもつバイポーラ
信号出力回路の一実施例を示す第１図を参照すると、ク
ロックセレクタ５にはＰＣＭ信号入力端子１より入力さ
れたＰＣＭ信号がらクロック抽出回路２でクロックを抽
出し、レベル変換回路３で装置内で使用できるレベルに
変換されたクロックと、外部クロック入力端子４よ・り
入力される外部クロックと、グランドレベルとが入力さ
れている。クロックセレクタ５はＰＣＭ通信装置で使用
するクロックを選択してＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回＃ｆ６に出力している。フロ
ラクセレフり５がレベル変換回路３からのクロックを選
択するとＰＣＭ通信装置は、対向装置に従属して動作し
、外部クロック端子４がらのクロックを選択すると外部
クロックに従属して動作し、グランドレベルを選択する
とＰＬＴ−回路６の自走したときのクロックで動作する
。
信号出力回路の一実施例を示す第１図を参照すると、ク
ロックセレクタ５にはＰＣＭ信号入力端子１より入力さ
れたＰＣＭ信号がらクロック抽出回路２でクロックを抽
出し、レベル変換回路３で装置内で使用できるレベルに
変換されたクロックと、外部クロック入力端子４よ・り
入力される外部クロックと、グランドレベルとが入力さ
れている。クロックセレクタ５はＰＣＭ通信装置で使用
するクロックを選択してＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回＃ｆ６に出力している。フロ
ラクセレフり５がレベル変換回路３からのクロックを選
択するとＰＣＭ通信装置は、対向装置に従属して動作し
、外部クロック端子４がらのクロックを選択すると外部
クロックに従属して動作し、グランドレベルを選択する
とＰＬＴ−回路６の自走したときのクロックで動作する
。
Ｐ Ｌ Ｌ回路６ではクロックセレクタ５からのクロッ
クに従属あるいは自走してＰＣＭ通信装置内部で本来使
用するクロックの２倍の周波数（２ｆｏ）のクロックを
発生している。Ｐ Ｌ Ｌ回路６の出力は２進カウンタ
７と波形整形回路］］に出力される。２進カウンタ７で
は入力されたクロックを分周し、本来ＰＣＭ通信装置で
使用するクロック（ｆｏ ）に分周し、多重化回路８と
符号化回路つと波形寡占率変換回路１０に出力する。多
重化回路８はＰＣＭ通信装置の機能であるディジタル信
号の多重化、つまりＡ／Ｄ変換されたＰＣＭ信号の多重
化や低速データを高速データに多重したりする回路であ
る。符号化回路９は伝送ラインに適した伝送路符号化を
行なう回路であり、例えばＨＤ Ｂ ｎ （ｈｉｇｈ
ｄｅｎｓｉｔｙ ｂｉｐｏｌａｒ ｃｏｄｅ）符号化や
Ｂ ｎ Ｚ Ｓ （ｂｉｐｏｌａｒ ｗｉｔｈ ｎ ｚ
ｅｒｏｓ ５ｕｂｓｔｉｔｕｔ、１ｏｎｃｏｄｅ）符号
化を行う。波形有心率変換回路１０は波形有占率５０％
に波形有心率変換を行なう。通常、符号化回路９からの
ディジタル信号の遅延や２進カウンタ７のクロックの波
形有心形５０％の狂いにより、波形有心率変換回路１０
では正しく波形有占率５０％にすることができないが、
波形有心率変換回路１０の出力を本来装置で使用するク
ロックの２倍の周波数のＰＬＬ回路６の出力のクロック
を用いて波形整形回路１］で波形整形を行なう。波形整
形回路１１はＤ形フリップフロップ（１）−ＦＦ）回路
１１−１．１．１−２で構成され、ＰＬＬ回路６の出力
のクロックの負論理でＤＦＦ回路１１−１．．１１−２
内に読み込んだ信号をトランス１２に送出し、伝送ライ
ンにバイポーラ信号として出力する。この結果、第２図
に示すように、ＰＬＬ回路６のクロックが波形有占率５
０％に狂いを生じても、伝送ラインに出力する信号は波
形有占率５０％になる。
クに従属あるいは自走してＰＣＭ通信装置内部で本来使
用するクロックの２倍の周波数（２ｆｏ）のクロックを
発生している。Ｐ Ｌ Ｌ回路６の出力は２進カウンタ
７と波形整形回路］］に出力される。２進カウンタ７で
は入力されたクロックを分周し、本来ＰＣＭ通信装置で
使用するクロック（ｆｏ ）に分周し、多重化回路８と
符号化回路つと波形寡占率変換回路１０に出力する。多
重化回路８はＰＣＭ通信装置の機能であるディジタル信
号の多重化、つまりＡ／Ｄ変換されたＰＣＭ信号の多重
化や低速データを高速データに多重したりする回路であ
る。符号化回路９は伝送ラインに適した伝送路符号化を
行なう回路であり、例えばＨＤ Ｂ ｎ （ｈｉｇｈ
ｄｅｎｓｉｔｙ ｂｉｐｏｌａｒ ｃｏｄｅ）符号化や
Ｂ ｎ Ｚ Ｓ （ｂｉｐｏｌａｒ ｗｉｔｈ ｎ ｚ
ｅｒｏｓ ５ｕｂｓｔｉｔｕｔ、１ｏｎｃｏｄｅ）符号
化を行う。波形有心率変換回路１０は波形有占率５０％
に波形有心率変換を行なう。通常、符号化回路９からの
ディジタル信号の遅延や２進カウンタ７のクロックの波
形有心形５０％の狂いにより、波形有心率変換回路１０
では正しく波形有占率５０％にすることができないが、
波形有心率変換回路１０の出力を本来装置で使用するク
ロックの２倍の周波数のＰＬＬ回路６の出力のクロック
を用いて波形整形回路１］で波形整形を行なう。波形整
形回路１１はＤ形フリップフロップ（１）−ＦＦ）回路
１１−１．１．１−２で構成され、ＰＬＬ回路６の出力
のクロックの負論理でＤＦＦ回路１１−１．．１１−２
内に読み込んだ信号をトランス１２に送出し、伝送ライ
ンにバイポーラ信号として出力する。この結果、第２図
に示すように、ＰＬＬ回路６のクロックが波形有占率５
０％に狂いを生じても、伝送ラインに出力する信号は波
形有占率５０％になる。
以上説明したように本発明によれば、数種類のクロック
源からのタロツクのいずれを使用してもＰＬＬ回路で発
生させる本来使用するクロックの２倍のクロックを用い
て波形整形することにより、伝送ラインに出力する信号
を波形有占率５０％に正しく整形できる。
源からのタロツクのいずれを使用してもＰＬＬ回路で発
生させる本来使用するクロックの２倍のクロックを用い
て波形整形することにより、伝送ラインに出力する信号
を波形有占率５０％に正しく整形できる。
第１図及び第２図は本発明の一実施例を示す図、第３図
、第４図及び第５図は従来例を説明する図である。 １・・・ＰＣＭ信号入力端子、２・・・クロック抽出回
路、３・・・レベル変換回路、４・・・外部クロック入
力端子、５・・・クロックセレクタ、６・・・Ｐ Ｌ、
Ｌ回路、７・・・２進カウンタ、８・・・多重化回路
、９・・・符号化回路、１０・・・波形有心率変換回路
、１０］、、１０２・・ＮＡＮＤ回路、１１・・・波形
整形回路、１１１゜１１２・・・Ｄ−ＦＦ回路、１２・
・・トランス。
、第４図及び第５図は従来例を説明する図である。 １・・・ＰＣＭ信号入力端子、２・・・クロック抽出回
路、３・・・レベル変換回路、４・・・外部クロック入
力端子、５・・・クロックセレクタ、６・・・Ｐ Ｌ、
Ｌ回路、７・・・２進カウンタ、８・・・多重化回路
、９・・・符号化回路、１０・・・波形有心率変換回路
、１０］、、１０２・・ＮＡＮＤ回路、１１・・・波形
整形回路、１１１゜１１２・・・Ｄ−ＦＦ回路、１２・
・・トランス。
Claims (1)
- ＰＣＭ信号入力端子より入力されたＰＣＭ信号よりクロ
ックを抽出するクロック抽出回路と、このクロック抽出
回路の出力信号を受け方形波にレベル変換するレベル変
換回路と、ＰＣＭ通信装置外部よりクロックを入力する
為の外部クロック入力端子と、前記レベル変換回路及び
前記外部クロック入力端子より入力されるクロック及び
グランドレベルを選択するクロックセレクタと、このク
ロックセレクタより出力されるクロックに従属したクロ
ックを発生するＰＬＬ回路と、２進カウンタと、ＰＣＭ
信号を多重化する多重化回路と、この多重化回路の出力
を伝送ラインに適したバイポーラ信号に変換する符号化
回路と、この符号化回路の出力信号をバイポーラ信号に
変換する波形有占率変換回路と、この波形有占率変換回
路の出力を正しく波形有占率５０％に波形整形する波形
整形回路と、この波形整形回路の出力を伝送ラインに出
力するトランスとを備えることを特徴とするＰＣＭ通信
装置のバイポーラ信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27280590A JPH04150352A (ja) | 1990-10-11 | 1990-10-11 | Ｐｃｍ通信装置のバイポーラ信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27280590A JPH04150352A (ja) | 1990-10-11 | 1990-10-11 | Ｐｃｍ通信装置のバイポーラ信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150352A true JPH04150352A (ja) | 1992-05-22 |
Family
ID=17519003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27280590A Pending JPH04150352A (ja) | 1990-10-11 | 1990-10-11 | Ｐｃｍ通信装置のバイポーラ信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150352A (ja) |
-
1990
- 1990-10-11 JP JP27280590A patent/JPH04150352A/ja active Pending
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