JPH04150481A - 画面表示装置 - Google Patents
画面表示装置Info
- Publication number
- JPH04150481A JPH04150481A JP2274082A JP27408290A JPH04150481A JP H04150481 A JPH04150481 A JP H04150481A JP 2274082 A JP2274082 A JP 2274082A JP 27408290 A JP27408290 A JP 27408290A JP H04150481 A JPH04150481 A JP H04150481A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- address
- character
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の画素から構成されている画面に対し
て、ある複数の画素を１ドツトとして、そのドツトを複
数利用してキャラクタを構成し、画面（テレビ画面）に
表示する画面表示装置に関する。
て、ある複数の画素を１ドツトとして、そのドツトを複
数利用してキャラクタを構成し、画面（テレビ画面）に
表示する画面表示装置に関する。
第３図は、従来の画面表示装置の構成を示すブロック図
である。図において、（１）は画面表示装置に表示する
キャラクタのデータを与えるコントロール部、（２）は
コントロール部（１）から転送されたシリアルデータを
パラレルデータに変換するデータ変換回路、（３）は転
送されたデータのうちキャラクタデータを保持し、記憶
回路に書き込むデータ回路、（４）はアドレスデータを
保持し、記憶回路のアドレスを指定するインクリメント
可能なアドレス回路αである。（５）は表示キャラクタ
に対して１対１に対応するアドレスを持つ書き換え可能
な表示用ＲＡＭ、（６）は画面表示するキャラクタのパ
ターンデータを記憶している表示キャラクタＲＯＭ、（
７）は画面表示の表示形態を決定する書き換え可能な表
示制御レジスタ回路、（８）は表示キャラクタＲＯＭ（
６）及び、表示用ＲＡＭ（５）からのパラレルデータを
シリアルデータに変換するシフトレジスタ回路である。
である。図において、（１）は画面表示装置に表示する
キャラクタのデータを与えるコントロール部、（２）は
コントロール部（１）から転送されたシリアルデータを
パラレルデータに変換するデータ変換回路、（３）は転
送されたデータのうちキャラクタデータを保持し、記憶
回路に書き込むデータ回路、（４）はアドレスデータを
保持し、記憶回路のアドレスを指定するインクリメント
可能なアドレス回路αである。（５）は表示キャラクタ
に対して１対１に対応するアドレスを持つ書き換え可能
な表示用ＲＡＭ、（６）は画面表示するキャラクタのパ
ターンデータを記憶している表示キャラクタＲＯＭ、（
７）は画面表示の表示形態を決定する書き換え可能な表
示制御レジスタ回路、（８）は表示キャラクタＲＯＭ（
６）及び、表示用ＲＡＭ（５）からのパラレルデータを
シリアルデータに変換するシフトレジスタ回路である。
（９）は表示制御レジスタ回路（７）で決定された表示
形態でキャラクタのパターンデータを画面に対し出力す
る表示制御回路、（１０）はデータ入力の際に、データ
変換回路（２）、データ回路（３）、アドレス回路α（
４）及び表示制御レジスタ回路（７）の動作タイミング
を決定し、また、画面に表示するキャラクタの表示位置
及びキャラクタの幅を決定し表示制御回路（９）に指示
をするタイミング回路、（１１）はデ−タ変換回路（２
）、データ回路（３）、アドレス回路α（４）からなる
入力回路である。
形態でキャラクタのパターンデータを画面に対し出力す
る表示制御回路、（１０）はデータ入力の際に、データ
変換回路（２）、データ回路（３）、アドレス回路α（
４）及び表示制御レジスタ回路（７）の動作タイミング
を決定し、また、画面に表示するキャラクタの表示位置
及びキャラクタの幅を決定し表示制御回路（９）に指示
をするタイミング回路、（１１）はデ−タ変換回路（２
）、データ回路（３）、アドレス回路α（４）からなる
入力回路である。
次に動作について説明する。第４図はテレビ画面にキャ
ラクタを表示させたときの例を示す図である。また、第
５図は第４図の表示を画面表示装置で行った場合のシリ
アルデータ転送を示すタイムチャート図である。まずデ
ータ入力はシリアルであり、第５図に示すように、最初
に表示するキャラクタの位置に対応した表示用ＲＡＭ（
５）のアドレスを指示する。次いで、表示する順にキャ
ラクタデータを入力回路（１１）を通して表示用ＲＡＭ
（５）と表示形態を決定する表示制御レジスタ回路（７
）に転送する。このとき、表示用ＲＡＭ（５）のアドレ
スは自動的にインクリメントされるので、キャラクタご
とにアドレスデータを転送する必要はない。しかし、キ
ャラクタ間に何も表示しない箇所があれば、第４図の“
°Ｘ゛で示すようにキャラクタが表示されないブランク
データをキャラクタデータの間にいれる。但し、上記動
作をしない二とも出来る。次に、表示用ＲＡＭ（５）の
データから表示するキャラクタのパターンデータを表示
キャラクタＲＯＭ（８）よりシフトレジスタ回路（８）
と表示制御回路（９）を介して出力する。このとき、表
示形態を決定した表示制御レジスタ回路（７）の命令に
よって表示制御回路（９）は表示形態をかえる。また、
表示しているデータが何らかの原因で変わらないように
するため、データリフレッシュと呼ばれる一定の時間お
きに同一データをコントロール部（１）より前記と同じ
方法で表示用ＲＡＭ（５）に転送することもある。
ラクタを表示させたときの例を示す図である。また、第
５図は第４図の表示を画面表示装置で行った場合のシリ
アルデータ転送を示すタイムチャート図である。まずデ
ータ入力はシリアルであり、第５図に示すように、最初
に表示するキャラクタの位置に対応した表示用ＲＡＭ（
５）のアドレスを指示する。次いで、表示する順にキャ
ラクタデータを入力回路（１１）を通して表示用ＲＡＭ
（５）と表示形態を決定する表示制御レジスタ回路（７
）に転送する。このとき、表示用ＲＡＭ（５）のアドレ
スは自動的にインクリメントされるので、キャラクタご
とにアドレスデータを転送する必要はない。しかし、キ
ャラクタ間に何も表示しない箇所があれば、第４図の“
°Ｘ゛で示すようにキャラクタが表示されないブランク
データをキャラクタデータの間にいれる。但し、上記動
作をしない二とも出来る。次に、表示用ＲＡＭ（５）の
データから表示するキャラクタのパターンデータを表示
キャラクタＲＯＭ（８）よりシフトレジスタ回路（８）
と表示制御回路（９）を介して出力する。このとき、表
示形態を決定した表示制御レジスタ回路（７）の命令に
よって表示制御回路（９）は表示形態をかえる。また、
表示しているデータが何らかの原因で変わらないように
するため、データリフレッシュと呼ばれる一定の時間お
きに同一データをコントロール部（１）より前記と同じ
方法で表示用ＲＡＭ（５）に転送することもある。
従来の画面表示装置は以上のように構成されているので
、複数のキャラクタを表示するとき、コントロール部（
１）からキャラクタデータ以外にも、何も表示しない箇
所にブランクデータを転送する場合があり、コントロー
ル部（１）から転送するデータ量は多く、負荷が大きく
なる。特に、データリフレッシュ時にはその負荷が大き
くなるものであり、今後、画面表示装置は表示キャラク
タ数が増加する傾向にあり、コントロール部（１）から
転送するデータ量は増加し負荷が大きくなる。このため
、表示キャラクタ数が増えてコントロール部（１）が対
応できないという問題点があった。
、複数のキャラクタを表示するとき、コントロール部（
１）からキャラクタデータ以外にも、何も表示しない箇
所にブランクデータを転送する場合があり、コントロー
ル部（１）から転送するデータ量は多く、負荷が大きく
なる。特に、データリフレッシュ時にはその負荷が大き
くなるものであり、今後、画面表示装置は表示キャラク
タ数が増加する傾向にあり、コントロール部（１）から
転送するデータ量は増加し負荷が大きくなる。このため
、表示キャラクタ数が増えてコントロール部（１）が対
応できないという問題点があった。
この発明は上記のような問題点を解消するためのもので
、コントロール部（１）からのデータ転送量を減らし、
負荷を軽減できるように画面表示装置を得ることを目的
とする。
、コントロール部（１）からのデータ転送量を減らし、
負荷を軽減できるように画面表示装置を得ることを目的
とする。
この発明に関わる画面表示装置は、入力回路に第二のア
ドレス回路と比較回路とダミーデータ設定回路を設ける
とともに、第一のアドレス回路にデクリメントの機能を
追加し、表示制御レジスタ回路のデータを１ビット追加
することにより、そのビットデータに応じてそのどちら
かの状態で、第１のアドレス回路と第２のアドレス回路
のデータを比較回路で比較しデータが一致するまでダミ
ーデータ設定回路に任意のキャラクタデータを表示用Ｒ
ＡＭに書き込むようにしたものである。
ドレス回路と比較回路とダミーデータ設定回路を設ける
とともに、第一のアドレス回路にデクリメントの機能を
追加し、表示制御レジスタ回路のデータを１ビット追加
することにより、そのビットデータに応じてそのどちら
かの状態で、第１のアドレス回路と第２のアドレス回路
のデータを比較回路で比較しデータが一致するまでダミ
ーデータ設定回路に任意のキャラクタデータを表示用Ｒ
ＡＭに書き込むようにしたものである。
二の発明に係る画面表示装置は、表示用ＲＡＭにキャラ
クタデータを書き込む事が出来るダミーデータ設定回路
を入力回路に内蔵し、表示制御レジスタ回路のデータを
１ビット追加することにより、あるキャラクタとキャラ
クタとの間に同一のキャラクタを複数表示する画面表示
に対して、その間の位置に対応した表示用ＲＡＭのアド
レスに、任意のキャラクタデータをダミーデータ設定回
路で書き込むことができる。この結果、データリフレッ
シュ時に任意のキャラクタを複数連続に表示する際、コ
ントロール部からキャラクタデータを転送することなく
画面表示装置自体がデータを持っていることにより画面
に表示することができる。
クタデータを書き込む事が出来るダミーデータ設定回路
を入力回路に内蔵し、表示制御レジスタ回路のデータを
１ビット追加することにより、あるキャラクタとキャラ
クタとの間に同一のキャラクタを複数表示する画面表示
に対して、その間の位置に対応した表示用ＲＡＭのアド
レスに、任意のキャラクタデータをダミーデータ設定回
路で書き込むことができる。この結果、データリフレッ
シュ時に任意のキャラクタを複数連続に表示する際、コ
ントロール部からキャラクタデータを転送することなく
画面表示装置自体がデータを持っていることにより画面
に表示することができる。
以下、この発明の一実施例を図について説明する。なお
、従来の技術の説明と重複する部分は、適宜その説明を
省略する。第１図はこの発明による画面表示装置の入力
回路の一実施例を示すブロック図である。図において、
（１）〜（１０）は従来のものとほぼ同じもので、アド
レス回路α（４）についてはデクリメントの機能を追加
する。（１２）はアドレスを下位番地まで移動してキャ
ラクタデータを記憶回路に記憶する際に、下位アドレス
を保持するアドレス回路β、（１３）はコントロール部
（１）からキャラクタデータを送らずに、任意のキャラ
クタデータを記憶回路に書き込むダミーデータ設定回路
、（１４）はアドレス回路α（４）のアドレスデータを
デクリメントして行き、アドレス回路β（１２）のアド
レスデータと比較しデータが一致するまでアドレス回路
α（４）をインクリメントさせ、その間、ダミーデータ
設定回路（１３）に任意のキャラクタデータを記憶回路
に書き込む指示を出す比較回路である。
、従来の技術の説明と重複する部分は、適宜その説明を
省略する。第１図はこの発明による画面表示装置の入力
回路の一実施例を示すブロック図である。図において、
（１）〜（１０）は従来のものとほぼ同じもので、アド
レス回路α（４）についてはデクリメントの機能を追加
する。（１２）はアドレスを下位番地まで移動してキャ
ラクタデータを記憶回路に記憶する際に、下位アドレス
を保持するアドレス回路β、（１３）はコントロール部
（１）からキャラクタデータを送らずに、任意のキャラ
クタデータを記憶回路に書き込むダミーデータ設定回路
、（１４）はアドレス回路α（４）のアドレスデータを
デクリメントして行き、アドレス回路β（１２）のアド
レスデータと比較しデータが一致するまでアドレス回路
α（４）をインクリメントさせ、その間、ダミーデータ
設定回路（１３）に任意のキャラクタデータを記憶回路
に書き込む指示を出す比較回路である。
次に、動作について説明する。第２図はこの発明のデー
タ転送により例えば第４図に示すような画面表示する場
合の簡単なタイムチャート図である。まず、表示制御レ
ジスタ回路（７）の追加した１ビットに°゛１″をセッ
トする。これによりアドレス回路β（１２）と比較回路
（１４）とを使用する状態とし、ダミーデータ設定回路
（１３）に比較回路（１４）からの命令を受け付ける状
態とする。コントロール部（１）は、第２図における“
Ａ゛〜“ｃ′°までは従来の方法で行い、次に、“°Ｚ
″のアドレスデータを転送する。このときアドレス回路
β（１２）は、Ｃ′”のアドレスデータを保持する。そ
して、コントロール部（１）はアドレス回路α（４）に
“ｚ゛のアドレスデータを、データ回路（３）にキャラ
クタデータを転送し表示用ＲＡＭ（５）に吉き込む。次
いで、比較回路（１４）はアドレス回路α（４）の１１
２１１のアドレスデータとアドレス回路β（１２）の“
Ｃ１１のアドレスデータを比較し同じになるまで、アド
レス回路α（４）のアドレスデータをデクリメントする
。
タ転送により例えば第４図に示すような画面表示する場
合の簡単なタイムチャート図である。まず、表示制御レ
ジスタ回路（７）の追加した１ビットに°゛１″をセッ
トする。これによりアドレス回路β（１２）と比較回路
（１４）とを使用する状態とし、ダミーデータ設定回路
（１３）に比較回路（１４）からの命令を受け付ける状
態とする。コントロール部（１）は、第２図における“
Ａ゛〜“ｃ′°までは従来の方法で行い、次に、“°Ｚ
″のアドレスデータを転送する。このときアドレス回路
β（１２）は、Ｃ′”のアドレスデータを保持する。そ
して、コントロール部（１）はアドレス回路α（４）に
“ｚ゛のアドレスデータを、データ回路（３）にキャラ
クタデータを転送し表示用ＲＡＭ（５）に吉き込む。次
いで、比較回路（１４）はアドレス回路α（４）の１１
２１１のアドレスデータとアドレス回路β（１２）の“
Ｃ１１のアドレスデータを比較し同じになるまで、アド
レス回路α（４）のアドレスデータをデクリメントする
。
このとき、比較回路（１４）はデクリメントするごとに
、ダミーデータ設定回路（１３）に命令を出してアドレ
ス回路α（４）が保持している表示用ＲＡＭ（５）のア
ドレスの所に、ブランクデータを書き込ませる。この書
き込ませる間が、第２図の°’ＨＬＤ １１に当たる。
、ダミーデータ設定回路（１３）に命令を出してアドレ
ス回路α（４）が保持している表示用ＲＡＭ（５）のア
ドレスの所に、ブランクデータを書き込ませる。この書
き込ませる間が、第２図の°’ＨＬＤ １１に当たる。
最後に、比較回路（１４）がアドレス回路α（４）とア
ドレス回路β（１２）とのアドレスデータが同一となっ
た事を検出したら、ダミーデータ設定回路（１３）にブ
ランクデータを書き込まない命令を出す。但し、この場
合のブランクデータは一例であって特定はせず、任意で
ある。
ドレス回路β（１２）とのアドレスデータが同一となっ
た事を検出したら、ダミーデータ設定回路（１３）にブ
ランクデータを書き込まない命令を出す。但し、この場
合のブランクデータは一例であって特定はせず、任意で
ある。
上記の例から、コントロール部（１）から画面表示装置
に転送するデータ量を減らすことが可能となり、コント
ロール部（１）の負荷を軽減することができる。
に転送するデータ量を減らすことが可能となり、コント
ロール部（１）の負荷を軽減することができる。
以上のように、この発明によれば、コントロール部から
データを転送せずに画面表示装置の入力回路に二つのキ
ャラクタのキャラクタデータを書き込もうとするアドレ
スの間にはさまれた連続する二つ以上のアドレスに、任
意で同一のキャラクタデータを書き込む際、コントロー
ル部からデータを転送せずに、画面表示装置の入力回路
に任意のキャラクタデータを表示用ＲＡＭに書き込むダ
ミーデータ設定回路を設けたので、コントロール部から
のデータ転送量を減らし、コントロール部の負荷を軽減
出来る。また、上記の動作をさせるか否かを決定するジ
スタ回路を入力回路に構成したので、従来のデータ転送
も出来る。
データを転送せずに画面表示装置の入力回路に二つのキ
ャラクタのキャラクタデータを書き込もうとするアドレ
スの間にはさまれた連続する二つ以上のアドレスに、任
意で同一のキャラクタデータを書き込む際、コントロー
ル部からデータを転送せずに、画面表示装置の入力回路
に任意のキャラクタデータを表示用ＲＡＭに書き込むダ
ミーデータ設定回路を設けたので、コントロール部から
のデータ転送量を減らし、コントロール部の負荷を軽減
出来る。また、上記の動作をさせるか否かを決定するジ
スタ回路を入力回路に構成したので、従来のデータ転送
も出来る。
第１図はこの発明の一実施例による画面表示装置の構成
を示すブロック図、第２図はこの発明による画面表示装
置によるデータ転送を示すタイムチャート図、第３図は
従来の画面表示装置の構成を示すブロック図、第４図は
画面表示の一例を示す図、第５図は従来の画面表示装置
によるタイムチャート図である。 図において、（１）はコントロール部、（２）はデータ
変換回路、（３）はデータ回路、（４）はアドレス回路
α、（９）は表示制御レジスタ回路、（１２）はアドレ
ス回路β、（１３）はダミーデータ設定回路、（１４）
は比較回路である。 なお、各図中、同一符号は同一、または相当部分を示す
。
を示すブロック図、第２図はこの発明による画面表示装
置によるデータ転送を示すタイムチャート図、第３図は
従来の画面表示装置の構成を示すブロック図、第４図は
画面表示の一例を示す図、第５図は従来の画面表示装置
によるタイムチャート図である。 図において、（１）はコントロール部、（２）はデータ
変換回路、（３）はデータ回路、（４）はアドレス回路
α、（９）は表示制御レジスタ回路、（１２）はアドレ
ス回路β、（１３）はダミーデータ設定回路、（１４）
は比較回路である。 なお、各図中、同一符号は同一、または相当部分を示す
。
Claims (1)
- コントロール部から転送されたシリアルデータをパラレ
ルデータに変換するデータ変換回路と、この回路から入
力されたデータのうちキャラクタデータを保持し、記憶
回路に書き込むデータ回路と、アドレスデータを保持し
、記憶回路のアドレスを指定するインクリメント及びデ
クリメント可能な第一のアドレス回路と、同一のキャラ
クタを連続して表示する際、その最初の表示位置の前の
位置に対応したアドレスデータを保持する第二のアドレ
ス回路と、コントロール部からキャラクタデータを送ら
ずに、任意のキャラクタデータを記憶回路に書き込むダ
ミーデータ設定回路と、第一のアドレス回路と第二のア
ドレス回路とのアドレスデータを比較し、データが一致
するまで第一のアドレス回路のアドレスデータをデクリ
メントさせ、その間、ダミーデータ設定回路に任意のキ
ヤラクタデータを記憶回路に書き込む指示を出す比較回
路と、ダミーデータ設定回路における比較回路の指示の
受け入れ可否を表示制御レジスタ回路のデータに１ビッ
ト追加し、そのビットデータの状態により決定する回路
とにより構成された入力回路を備えたことを特徴とする
画面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274082A JPH04150481A (ja) | 1990-10-11 | 1990-10-11 | 画面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274082A JPH04150481A (ja) | 1990-10-11 | 1990-10-11 | 画面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150481A true JPH04150481A (ja) | 1992-05-22 |
Family
ID=17536730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274082A Pending JPH04150481A (ja) | 1990-10-11 | 1990-10-11 | 画面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2325513A2 (en) | 2009-11-24 | 2011-05-25 | Yamaha Hatsudoki Kabushiki Kaisha | Transmission |
-
1990
- 1990-10-11 JP JP2274082A patent/JPH04150481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2325513A2 (en) | 2009-11-24 | 2011-05-25 | Yamaha Hatsudoki Kabushiki Kaisha | Transmission |
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