JPH03166590A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の表示装置の表示制御を行なう表示制御
装置に関する。

（従来の技術） 金融機関等において、顧客は各種の取引伝票を作戊する
ことなく、オペレータに口頭で取引内容を告げ、人出金
取引や振込取引等を行なう場合がある．この場合、オペ
レータ専用の表示装置と、顧客専用の表示装置の２台の
表示装置を備えた端末装置が利用される。このような端
末装置を用いて取引を行なう場合、顧客は専用のキーボ
ード等を用いて口座番号や暗証番号等の入力を行なう。

この入力された各種情報は、オペレータ専用の表示装置
に表示され、取引に必要な情報が揃うとオペレータは、
確認のために顧客専用の表示装置に各種情報を表示し、
顧客の確認を得る。

さて、以上のような取引を処理する端末装置においては
、１台の表示制御装置により２台の表示装置の制御管理
が行なわれている。

第２図は、従来の表示制御装置のブロック図である。

第２図において、プロセッサ１１には、メインバス１３
を介して主記憶装置ｌ２、共通表示メモリｌ４、そして
第１表示制御回路１６及び第２表示制御回路ｌ７が接続
されている。共通表示メモリ制御回路ｌ８には、第１表
示装置１９と第２表示装置２０が接続されている。第１
表示装置１９及び第２表示装置２０には、それぞぞれ第
１及び第２第１表示画面１９ａ，２０ａが設けられてい
る。

プロセッサ１１は、表示制御装置１を構成する各部を制
御管理するものである。主記憶装置１２は、プロセッサ
１１の動作に必要な制御情報や表示すべきデータ等を格
納するＲＡＭ等からなるものである。第１及び第２表示
制御回路１６．１７は、それぞれ第１及び第２表示装置
１９．２０を駆動するための表示同期信号等を出力する
ものである。第１及び第２表示装置１９．２０は、第１
及び第２表示画面１９ａ，２０ａを備えたディスプレイ
等からなるものである。

共通表示メモリ１４は、第１及び第２表示装置１９．２
０の第１及び第２表示画面１９ａ，２０ａに対応する２
画面分の描画データを一括して格納するＲＡＭ等から構
成されたものである。

共通表示メモリ制御回路１８は、第１アドレス変換テー
ブル２１、第２アドレス変換テーブル２２、セレクタ２
３、分配器２４、第１パラレルシリアル変換器２５、第
２パラレルシリアル変換器２６から構威されている。

第１アドレス変換テーブル２ｌは、第１表示制御回路１
６から出力される仮想アドレス信号によりアクセスされ
、セレクタ２３に向けて実アドレス信号を出力するＲＡ
Ｍ等の記憶装置から構成されたものである。第２アドレ
ス変換テーブル２２も同様で、第２表示制御回路１７か
らの仮想アドレス信号によりアクセスされ、実アドレス
信号を出力するものである。

セレクタ２３は、共通表示メモリ１４に出力する実アド
レス信号を、第１アドレス変換テーブル２１から受入れ
るか、第２アドレス変換テーブル２２から受入れるかを
選択するゲート回路等から構成されたものである．分配
器２４は、共通表示メモリ１４から受入れたパラレル表
示データを第１パラレルシリアル変換器２５に分配する
か、第２シリアルパラレル変換器２６に分配するか選択
するゲート回路等から構成されたものである．第１パラ
レルシリアル変換器２５及び第２シリアルパラレル変換
器２６は、それぞれ分配器２４から受入れた所定ビット
数のパラレル表示データをシリアル表示データに変換し
て第１表示装置１９及び第２表示装置２０に出力するも
のである．一方、プロセッサ１１からは、第１表示制御
回路１６、第２表示制御回路１７、そしてタイミング制
御回路ｌ５に向けて基準クロックｌｌａが出力されてい
る。タイミング制御回路１５は、入力する基準クロック
ｌｌａの分周を行ない、セレクタ２３、分配器２４、そ
して第１パラレルシリアル変換器２５及び第２パラレル
シリアル変換器２６に向けてタイミングパルスを出力す
る。さらに、第１表示制御回路１６及び第２表示制御回
路１７からは、それぞれ第１表示装置ｌ９及び第２表示
装置２０に向けて表示同期信号が出力されている． 以上の構成の装置において、まず第１表示装置１９の第
１表示画面１９ａに画像（表示データ）の表示（描画）
を行なう場合、プロセッサ１１は、共通表示メモリｌ４
に描画データ（パラレル表示データ）を格納するととも
に、第１表示制御回路ｌ６に表示動作の指示を与える。

表示動作の指示を受けた第１表示制御回路１６は、基準
クロックのタイミングに同期して第１アドレス変換テー
ブル２ｌに向けて仮想アドレス信号を出力する。第１ア
ドレス変換テーブル２１では、仮想アドレス信号に対応
した実アドレス信号をセレクタ２３に出力する。セレク
タ２３は、タイミングパルスのタイミングに同期して、
第１アドレス変換テーブル２１から出力された実アドレ
ス信号を選択し、共通表示メモリｌ４に出力する。共通
表示メモリｌ４では、入力する実アドレス信号の示す領
域の描画データ（パラレル表示データ）を分配器２４に
向けて出力する。分配器２４では、タイミングパルスの
タイミングに同期して、共通表示メモリ１４から入力す
るパラレル表示データを、第１パラレルシリアル変換器
２５に分配する。第ｌパラレルシリアル変換器２５では
、入力するタイミングパルスにより起動し、さらにドッ
トクロックに同期させながらパラレル表示データをシリ
アル表示データに変換して第１表示装置１９に向けて出
力する。第１表示装置１９では、第１表示制御回路ｌ６
から出力される表示同期信号のタイミングに同期して、
シリアル表示データを第１表示画面１９ａに表示する。

第２表示装置２０に画像（表示データ）の表示（描画）
を行なう場合も同様に行なわれる。この場合セレクタ２
３は、第２アドレス変換テーブル２２からの実アドレス
信号を受入れる選択を行ない、分配器２４は、第２パラ
レルシリアル変換器２６に向けてパラレル表示データを
分配する．（発明が解決しようとする課題） ところで、表示制御回路１１による表示制御は、交互に
第ｌ及び第２表示画面１９ａ，２０ａに対して行なわれ
る。即ち、第１表示画面１９ａの表示が開始されたなら
ば、この第１表示画面１９ａの１画面分の表示が終了す
るまで、表示制御が継続される。この間、第２表示画面
２０ａについては表示制御がなされず、残像によりその
表示状態が保たれる。

第３図を参照しながら、この表示制御のタイミングにつ
いて説明する。

第３図に、従来の表示制御のタイミングチャートを示す
． 図は、共通表示メモリ１４をアクセスするタイミング、
即ち表示画面の表示がなされるタイミングを各表示装置
毎に示したものである。

まず（ａ）は、第１表示装置１９の第１表示画面１９ａ
を表示する場合に、共通表示メモリ１４をアクセスする
タイミングである．また（ｂ）は、第２表示装置２０の
第２表示画面２０ａを表示する場合に、共通表示メモリ
１４をアクセスするタイミングである。同様に（Ｃ）は
、第ｎ表示装置（図示せず）に係るものである。

さて、第２図に示したように、表示装置が２台の場合、
まずＡ，のタイミングで第１表示画面１９ａの１画面分
の表示を行なうと、次のＡ２のタイミングでは、第２表
示画面２０ａのｌ画面分の表示を行なう。この第２表示
画面２０ａの表示が完了すると、Ａ，のタイミングにお
いて、再び第１表示画面１９ａの表示がなされる。以後
、第２表示画面２０ａと第１表示画面１９ａの表示が交
互になされる。

さて、表示制御装置１ｌがｎ台の表示装置を制御する場
合について説明する。

この第ｎ表示装置の表示画面の表示が八〇のタイミング
で行なわれると、先に説明したように、Ａ　ｒ　，　Ａ
　ａのタイミングで、第１及び第２表示画面１９ａ，２
０ａの表示がなされる。そして、Ａ２のタイミング以降
は、第２表示装置２ｏの次の表示装置の表示画面の表示
がなされ、やがて第ｎ表示装置の表示画面の表示がなさ
れることになる（Ａ４のタイミング）。その後、再び、
第１及び第２表示装置１９．２０の第１及び第２表示画
面１９ａ，２０ａの表示がなされる（Ａｓ．Ａａのタイ
ミング）。

このように、一旦共通表示メモリ１４のアクセス、即ち
表示画面の表示を終えた表示装置に関しては、表示装置
の数が増加するほど、次の表示迄の時間（共通表示メモ
リ表示アクセス周期）が長くなる。この共通表示メモリ
表示アクセス周期の長さは、表示装置が１台の場合を基
準にすると、表示装置が２台の場合には２倍、ｎ台の場
合にはｎ倍になる。従って、共通表示メモリ表示アクセ
ス周期が長くなりすぎると、即ち表示装置の数が多くな
ると、表示画面がちらついてしまうといった問題が生じ
ていた．このちらつきは、あまりにも共通表示メモリ表
示アクセス周期が長いと残像が無くなるため発生する。

このように、共通表示メモリ表示アクセス周期が長くな
るとちらつきが発生してしまうため、１台の表示制御装
置１１により制御する表示装置の数が限られてしまうと
いった問題も生じていた。

本発明は以上の点に着目してなされたもので、表示画面
の表示を終了した後、他の表示画面の表示が終了するの
を待つことなく、直ちにその表示を再開し、全体の表示
装置の表示画面の表示に係る時間が拡大することのない
表示制御装置を提供することを目的とするものである． （課題を解決するための手段） 本発明の表示制御装置は、所定の表示画面を表示する複
数の表示装置と、前記各表示装置毎に設けられ、前記表
示画面に対応する表示データ格納する複数の表示メモリ
と、前記表示装置毎に設けられ、個別に前記表示装置の
表示制御を行なう複数の表示制御回路と、前記複数の表
示メモリへ向けて前記表示データを書込む表示メモリ描
画回路とを備え、前記表示メモリ描画回路は、前記複数
の表示メモリに対しそれぞれ個別に前記表示データを書
込む個別書込み動作と、前記２以上の表示メモリに対し
て同時に前記表示データを書込む同時書込み動作と、前
記何れかの表示メモリから前記他の表示メモリに向けて
前記表示データを転送させる表示メモリ間転送動作とを
行なうよう構成したものである。

（作用） 以上の装置は、所定の表示画面を表示する複数の表示装
置と、前記各表示装置に設けられ、前記表示画面に対応
する表示データ格納する複数の表示メモリと、前記表示
装置毎に設けられ、個別に前記表示装置の表示制御を行
なう複数の表示制御回路と、前記複数の表示メモリへ向
けて前記表示データを書込む表示メモリ描画回路とを備
える．前記複数の表示制御回路は、制御対象とする前記
何れかの表示装置へと、前記何れかの表示メモリの内容
を転送し続ける。一方、前記表示メモリ描画回路は、前
記複数の表示メモリに対しそれぞれ個別に前記表示デー
タを書込む個別書込み動作と、前記２以上の表示メモリ
に対して同時に前記表示データを書込む同時書込み動作
と、前記何れかの表示メモリから前記他の表示メモリに
向けて前記表示データを転送させる表示メモリ間転送動
作とを適宜行なう．従って、表示装置への表示データの
転送がとぎれることなく、さらには表示メモリへの表示
データ格納が随時できる．（実施例） 第１図は、本発明の表示制御装置の実施例を示すブロッ
ク図である． 図中、先に第２図において説明したものと同一部分には
同一符号を付し、重複する説明は省略する。

第１図において、本発明の表示制御装置１は、プロセッ
サ１１，主記憶装置ｌ２、第１及び第２表示制御回路３
１，３２、表示メモリ描画回路５１、第１及び第２表示
メモリ５２．５３から構或されている。

第１表示制御回路３１は、第１表示同期回路１６、第１
仮想アドレス回路４１、第１アドレス変換テーブル２１
、第１パラレルシリアル変換器２５から構成されている
。同様に第２表示制御回路３２は、第２表示同期回路１
７、第２仮想アドレス回路４２、第２アドレス変換テー
ブル２２、第２パラレルシリアル変換器２６から構或さ
れている。

プロセッサｌ１には、メインバスｌ３を介して主記憶装
置ｌ２、第１表示同期回路ｌ６、第１仮想アドレス回路
４１、第２表示同期回路１７、第２仮想アドレス回路４
２、そして表示メモリ描画回路５１が接続されている。

第１表示同期回路１６には、第１表示装置１９が接続さ
れている。第１仮想アドレス回路４１には、第１アドレ
ス変換テーブル２１が接続されている。第１アドレス変
換テーブル２ｌには、第１表示メモリ５２が接続されて
いる。第１表示メモリ５２には、第１パラレルシリアル
変換器２５が接続されている。第１パラレルシリアル変
換器２５には、第１表示装置１９が接続されている。

第２表示同期回路１７には、第２表示装置２ｏが接続さ
れている。第２仮想アドレス回路４２には、第２アドレ
ス変換テーブル２２が接続されている。第２アドレス変
換テーブル２２には、第２表示メモリ５３が接続されて
いる．第２表示メモリ５３には、第２パラレルシリアル
変換器２６が接続されている。

表示メモリ描画回路５ｌには、ローカルバス１３ａを介
して第１表示メモリ５２及び第２表示メモリ５３が接続
されている。

第１及び第２仮想アドレス回路４１．４２は、第１及び
第２アドレス変換テーブル２１．２２を参照するための
仮想アドレスを発生するカウンタ等から構威されたもの
である．表示メモリ描画回路５１は、第１及び第２表示
メモリ５２．５３への表示データ転送を制御するダイレ
クトメモリアクセスコントローラ（ＤＭＡＣ）等からな
るものである。

さて、以上の構成の表示制御装置１において、第ｌ及び
第２表示メモリ５２．５３へと表示データ（描画データ
）を書込む動作（描画動作）について、第４図を参照し
ながら説明する．第４図は、本発明に係る描画動作の説
明図である。

この描画動作は、表示メモリ描画回路 （ＤＲＣ）５１の制御によりなされる。そして表示メモ
リ描画回路５１は、３種の動作形態を取る。

即ち、第１及び第２表示メモリ（ＤＰＭＩ，ＤＰＭ２）
５２．５３の個々に、メインバス１３上の描画データを
書込む個別書込み動作（図中■，■）、第１及び第２表
示メモリ５２．５３に対して同時にメインバス１３上の
描画データを書込む同時書込む動作（図中■）、そして
第１もしくは第２表示メモリ５２．５３から描画データ
を読出し、第２もしくは第１表示メモリ５３．５２へと
転送する表示メモリ間転送動作（図中■）の３つである
． プロセッサ（Ｐ）１１は、第１表示メモリ５２へと描画
データを書込む必要が生じた場合、即ち第１表示画面１
９ａの表示を変更する場合、表示メモリ描画回路５１の
起動をかける（描画データの転送命令の出力）。この場
合、描画データの読出し先（プロセッサ１１や主記憶装
置１２）と、書込み先（この場合、第１表示メモリ５２
）の通知が含まれる． 例えば読出し先が主記憶装置（ＭＭ）１２である場合、
表示メモリ描画回路５ｌは、主記憶装置ｌ２を読出し有
効状態に設定して描画データを読出し、さらに第１表示
メモリ５２を書込み有効状態に設定して描画データをロ
ーカルバス１３ａの出力する。従って、書込み有効状態
に設定された第ｌ表示メモリ５２には、このローカルバ
ス１３ａに出力された描画データが書込まれる（図中の
）。なお、この場合第２表示メモリ５３は、書込み無効
状態である。従ってローカルバス１３ａに出力された描
画データが書込まれることはない。この書込みが終了す
ると、表示メモリ描画回路５１はプロセッサ１１に描画
データの転送が完了した旨を通知し、処理を終了する。

同様に、第２表示メモリ５３へと描画データを書込む必
要が生じた場合、即ち第２表示画面２０ａの表示を変更
する場合についても、表示メモリ描画回路５ｌは、主記
憶装置１２から読出した描画データを第２表示メモリ５
３へと書込む（図中■）。

さて、プロセッサ１１は、第１及び第２表示メモリ５２
．５３へと同時に同一の描画データを書込みたい場合、
即ち、第１及び第２表示画面１９ａ，２０ａの表示を同
時に変更する場合、表示メモリ描画回路５ｌの起動時、
書込み先が第１及び第２表示メモリ５２．５３の両方で
ある旨の通知を行なう。

この場合、表示メモリ描画回路５１は、第１及び第２表
示メモリ５２．５３の両方を書込み有効状態に設定して
、ローカルバス１３ａに主記憶装置１２から読出した描
画データを出力する。従って、第１及び第２表示メモリ
５２．５３共にローカルバス１３ａに出力された描画デ
ータが書込まれることになる（図中■）．そして表示メ
モリ描画回路５１は、プロセッサ１１に描画データの転
送が終了した旨を通知し、処理を終了する。

次にプロセッサｌ１は、第１表示メモリ５２に格納され
た描画データを第２表示メモリ５３へと転送したい場合
、即ち第１表示画面１９ａの表示内容を第２表示画面２
０ａにも表示する場合である。この場合、プロセッサ１
１は表示メモリ描画回路５１の起動をかける際、読出し
先が第１表示メモリ、書込み先が第２表示メモリ５３で
ある旨を通知する。

表示メモリ描画回路５ｌは、まず第１表示メモリ５２を
読出し可能状態に設定し、描画データを読出して一旦取
込む。その後、第２表示メモリ５３を書込み可能状態に
設定して、先に取込んだ描画データをローカルバス１３
ａに出力する。

従って、第２表示メモリ５３には、ローカルバス１３ａ
に出力された描画データが書込まれることになる（図中
■）。この場合も、表示メモリ描画回路５１は、プロセ
ッサ１１に描画データの転送が終了した旨を通知し、処
理を終了する。

ところで、第１及び第２表示メモリ５２．５３のアクセ
ス、即ち描画データの書込み及び読出しのタイミングは
、第１及び第２表示画面１９ａ，２０ａの帰線期間に行
なわれるのが望ましい。これは、第１及び第２表示画面
１９ａ，２０ａの表示にちらつきを生じさせないためで
ある。即ち、第１及び第２表示画面１９ａ．２０ａの表
示に係る描画データを書換えるということは、表示中に
表示データが変わることになり、このちらつきが生じて
しまう。

次に、第５図を参照ながら第１表示メモリ５２の内容を
第１表示画面１９ａへと表示する表示動作について説明
する。

第５図は、本発明に係る表示動作の説明図である． 図には、先に第１図に示した第１仮想アドレス回路４１
、第１アドレス変換テーブル２１，第１表示メモリ５２
、第１パラレルシリアル変換器２５、そして第１表示画
面１９ａが示されている。

第１アドレス変換テーブル２１は、第１から第ｎ項目か
らなり、第１項目には実アドレスＲ　Ａ　Ｉが、第ａ及
び第ｂ項目には実アドレスＲＡ．，Ｒ　Ａ　ｂが、そし
て第ｎ項目には実アドレスＲＡｒｌが格納されている．
また、第１表示メモリ５２のアドレスＶＡ．の領域には
描画データＡが、アドレスＶ　Ａ　ｂの領域には描画デ
ータＢが格納されている。

さて、第１仮想アドレス回路４１からは、第１アドレス
変換テーブル２ｌの第１項目から第ｎ項目に向けて各項
目を参照するための仮想アドレス信号（　Ｖ　Ａ　ｒ〜
ＶＡｎ）が出力される．第１仮想アドレス回路４１が仮
想アドレスＶＡ．を出力すると、第１アドレス変換テー
ブルの第ａ項目が参照され、実アドレスＲＡ．が出力さ
れる。この実アドレスＲＡ．により、第１表示メモリ５
２が参照されることになる。第１表示メモリ５２からは
、描画データＡがパラレル表示データとして読出され、
第１パラレルシリアル変換器２５に入力する。第１パラ
レルシリアル変換器２５は、入力したパラレル表示デー
タを所定のタイミングでサンプリングしてシリアル表示
データとして出力する。このシリアル表示データは、第
１表示画面゛１９ａ上にセル（所定のビット数からなる
表示ブロック）Ｇ．とじて表示される。同様に、第１仮
想アドレス回路４１が仮想アドレスＶ　Ａ　ｂを出力し
た場合も、第１表示画面１９ａにはセルＧｂが表示され
る。

第１アドレス変換テーブル４１の各項目と、第１表示画
面１９ａ上の表示位置は、対応付けられている。即ち、
第１アドレス変換テーブル４１の第１項目が参照された
場合には、第１表示画面１９ａ上の第１領域Ｅｉに表示
がなされる。同様に第ｌアドレス変換テーブル４１の第
ｎ項目が参照された場合には、第１表示画面１９ａ上の
第ｎ領域Ｅｎに表示がなされる。従って、第１アドレス
変換テーブル４１の各項目の内容を変更することにより
、第１表示メモリ５２中の如何なる描画データも第１表
示画面１９ａ上に表示することができる。

以上の表示制御は、第２表示制御回路３２についても同
一である。また、第１及び第２表示制御回路３１．３２
共に、常時、第１及び第２表示画面１９ａ．２０ａの表
示制御、即ちシリアル表示データの転送を行なっている
ため、第１及び第２表示画面１９ａ，２０ａの表示が全
くなされないといった事態が発生しない。

本発明の表示制御装置は、以上の実施例に限定されない
。

実施例では、金融機関におけるオペレータ及び顧客専用
の表示装置について説明したが、金融機関に設置される
端末装置に限定されず、表示装置を介した情報の確認作
業等を行なう環境ならばどのような場合にも適する。ま
た、２台の表示装置の表示制御を例に挙げて説明したが
、表示装置の数は２つ以上でも構わない。この場合、表
示制御回路及び表示メモリが増設され、表示メモリ描画
回路は増設された各表示メモリについても描画データの
書込み等を制御することになる。

（発明の効果） 以上説明した本発明の表示制御装置は、各表示画面の表
示は随時連続的に行なわれるため、表示装置の数が増加
しても表示画面がちらつくといった事態が発生しない。

このため、表示装置の数に制限を設ける必要がない。ま
た、表示メモリへの描画データの書込みについては、必
要に応じて何れの表示メモリに対しても随時書込みを行
なうことができるため、表示メモリの内容を速やかに書
換えることができ、迅速に表示画面の表示変更を行なう
ことができる。

【図面の簡単な説明】

第１図は本発明の表示制御装置の実施例を示すブロック
図、第２図は従来の表示制御装置のブロック図、第３図
は従来の表示制御のタイミングチャート、第４図は本発
明に係る描画動作の説明図、第５図は本発明に係る表示
動作の説明図である。 １１・・・プロセッサ、１２・・・主記憶装置、ｌ９・
・・第１表示装置、２０・・・第２表示装置、１　９　
ａ　”−第１表示画面、２０ａ・・・第２表示画面、５
１・・・表示メモリ描画回路、 ５　２−・・第１表示メモリ、５３・・・第２表示メモ
リ。

Claims (1)

1. 【特許請求の範囲】 所定の表示画面を表示する複数の表示装置と、前記各表
   示装置毎に設けられ、前記表示画面に対応する表示デー
   タ格納する複数の表示メモリと、 前記表示装置毎に設けられ、個別に前記表示装置の表示
   制御を行なう複数の表示制御回路と、前記複数の表示メ
   モリへ向けて前記表示データを書込む表示メモリ描画回
   路とを備え、 前記表示メモリ描画回路は、 前記複数の表示メモリに対しそれぞれ個別に前記表示デ
   ータを書込む個別書込み動作と、前記２以上の表示メモ
   リに対して同時に前記表示データを書込む同時書込み動
   作と、 前記何れかの表示メモリから前記他の表示メモリに向け
   て前記表示データを転送させる表示メモリ間転送動作と
   を行なうよう構成したことを特徴とする表示制御装置。