JPH04150515A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は集積回路装置に関し、特にクロック信号に同期
して論理動作を行う大規模集積回路装置のクロックスキ
ュー調整回路に関するものである。

従来技術 一般に情報処理装置は多数の大規模集積回路により構成
され、かつ各々の大規模集積回路には同期化のためにク
ロック信号が分配されている。

従来、このクロック信号集積回路の入口で遅延素子ある
いはケーブル等により時間調整され、かつ各々の集積回
路内のクロック分配回路を統一することによりクロック
スキューを小とするようになっている。

前述したように、クロック信号は集積回路の入口で調整
されるが集積回路内にはレジスタか数百から数千あり、
クロックを分配するために数段のゲートを必要とする。

このためにクロック分配回路においてゲート段数を統一
したとしても、集積回路の製造バラツキにより同一集積
回路内でもスキューが生じるという欠点がある。

特に、現在クロックサイクルが小さくなり、かつ集積回
路は高集積化のために製造バラツキが大きくなり、クロ
ックサイクルのスキューが占める割合が大きくなり問題
となっている。

発明の目的 本発明の目的はクロックスキューの調整が極めて容易な
集積回路装置を提供することである。

発明の構成 本発明によれば、クロック信号に同期して論理動作を行
う集積回路装置であって、前記クロック信号を入力とし
て遅延時間か調節自在な遅延回路、この遅延制御された
クロック信号を複数のレジスタに分配する複数のゲート
により各々が構成された第１及び第２のクロック分配回
路と、前記第１及び第２のクロック分配回路の各１つの
分配クロック信号を選択して導出する選択回路とを含み
、この選択出力の遅延時間差状態により前記遅延回路の
各遅延時間を制御して前記分配クロック信号のスキュー
調整を可能とした集積回路装置が得られる。

更に本発明によれば、クロック信号に同期して論理動作
を行う集積回路装置であって、前記クロック信号を入力
として遅延時間が調節自在な遅延回路、この遅延制御さ
れたクロック信号を複数のレジスタに分配する複数のゲ
ートにより各々が構成された第１及び第２のクロック分
配回路と、前記第１及び第２のクロック分配回路の各１
つの分配クロック信号を各々２分周する分周回路と、こ
の分周出力同士の一致状態を判別する一致判別回路とを
含み、この一致判別回路の出力状態により前記分配クロ
ック信号のスキュー調整を可能とした集積回路装置が得
られる。

実施例 本発明の実施例について図面を参照して詳細に説明する
。

第１図は本発明の一実施例を示す回路図であり、第２図
は遅延回路の一実施例の回路図である。

第１図を参照すると、いま集積回路内クロック分配回路
を４つのブロック１，２．３．４に分割する。各々のク
ロック分配回路１〜４は遅延回路及び複数の分配用ゲー
トにより構成されている。

例えば、クロック分配回路１は遅延回路５及び分配用ゲ
ート１０〜１７により構成されている。クロック分配回
路２，３．４についても同様である。

また、各々のクロック分配回路の出力（例えば、クロッ
ク分配回路１ではゲート１４〜１７の出力）は複数の負
荷レジスタに接続される。更に各々のクロック分配回路
の任意の各１出力が選択回路６〜８の入力に接続され、
選択回路６ではクロック分配回路１，２の各出力が選択
され、選択回路７ては分配回路２，３の各出力が選択さ
れ、選択回路８ではクロック分配回路３．４の各出力が
選択される。

ところで、遅延回路５は外部制御端子Ｓ１によりその遅
延量か可変できる。クロック分配回路２３．４内の遅延
回路も同様に外部制御端子５２Ｓ３　　Ｓ４によりその
遅延量を可変することかできる。

遅延回路５の例の詳細を第２図に示す。ゲート２１〜２
７とセレクタ３０，３１．３２とからなり、外部制御端
子Ｓ１の信号に応じてセレクタ３０．３１．３２の状態
が切替わり、遅延量の制御が可能となっている。

さて、クロック入力端子ＣＬＫにクロック信号が入力さ
れると、各々の選択回路６〜８の入力に各々の遅延回路
及びクロック分配ゲートを通してクロック信号が入力さ
れる。この時入力されるクロック信号は同一周期である
が、遅延回路の遅延量及びゲート遅延のバラツキにより
時間差を生じる。

いま、クロック分配回路１と２を考える。選択回路６の
選択信号を外部端子ｓｓにより制御することにより、外
部出力端子Ｔ１てクロック分配回路１と２との時間差を
観測することができる。更に、各々の遅延回路を制御す
ることにより、時間差つまりクロックスキューをＯにす
ることができる。

同様に外部出力端子Ｔ２．Ｔ３を外部端子ｓｓを制御し
、観測することにより、クロック分配回路１，２，３．
４のクロックスキューを実質的に０にすることができる
。

次に、本発明の他の実施例について第３図を参照して説
明する。第３図において、第１図と同等部分は同一符号
により示しており、集積回路内のクロック分配回路１，
２，３．４は第１図のそれと同一構成とされている。

各々のクロック分配回路１〜４の任意の出力がトリガフ
リップフロップ４１〜４６のトリガ入力に接続され、フ
リップフロップ４１．４２の出力は排他的論理和回路４
７の入力に接続されている。

同様に、トリガフリップフロップ４５．４６の出力は排
他的論理和回路４９の入力に各々接続されている。

クロック端子ＣＬＫにクロック信号が入力されると、各
々のトリガフリップフロップのトリガ入力に各々の遅延
回路及びクロック分配ゲートを適してクロック信号が入
力される。この時入力されるクロック信号は同一周期で
あるが、遅延回路の遅延量及びゲート遅延のバラツキに
より時間差を生じる。

いま、クロック分配回路１と２を考える。トリガフリッ
プフロップ４１．４２の入力には前述した様に同一周期
のクロック信号が入力されるが時間差がある。ところで
、トリガフリップフロップ４１．４２の出力は、クロッ
ク信号周波数の１／２に分周され、かつデユーティは正
確に５０％となる。つまり、これらを入力する排他的論
理和４７の出力はクロック分配回路１と２の時間差分論
理“１°となり、外部出力端子Ｔ１に出力される。

更に、各々の遅延回路を制御することにより、排他的論
理和４７の出力を論理“０°にすることができる。これ
はクロック分配回路１と２の時間差が０であることを意
味するる。つまりクロックスキューを実質的に０にする
ことができる。同様にクロック分配回路２，３及び３，
４のスキューを外部出力端子Ｔ２．Ｔ３を各々の遅延回
路を制御し観測することにより０にすることができる。

集積回路内でのゲート遅延のバラツキはチップ内のゲー
トの物理的な位置の違いにより発生する。

本説明ではクッロ分配を各々４つのブロックに分割した
が分割数を多くすれば更にスキューは小さくなる。

発明の効果 以上述べた如く、クロック分配回路の各分配クロック信
号の遅延時間差を観測して、この時間差をほぼ０にする
よう調整可能に構成したので、集積回路内でのゲート遅
延のバラツキによる分配クロック信号のクロックスキュ
ーをなくすことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路ブロック図、第２図は遅
延回路の具体例を示す回路図、第３図は本発明の他の実
施例の回路ブロック図である。 主要部分の符号の説明 １〜４・・・・・・クロック分配回路 ５・・・・・・遅延回路 ６〜８・・・・・・選択回路 １０〜１７・・・・・・分配用ゲート

Claims (2)

【特許請求の範囲】
1. （１）クロック信号に同期して論理動作を行う集積回路
   装置であって、前記クロック信号を入力として遅延時間
   が調節自在な遅延回路、この遅延制御されたクロック信
   号を複数のレジスタに分配する複数のゲートにより各々
   が構成された第１及び第２のクロック分配回路と、前記
   第１及び第２のクロック分配回路の各１つの分配クロッ
   ク信号を選択して導出する選択回路とを含み、この選択
   出力の遅延時間差状態により前記遅延回路の各遅延時間
   を制御して前記分配クロック信号のスキュー調整を可能
   としたことを特徴とする集積回路装置。
2. （２）クロック信号に同期して論理動作を行う集積回路
   装置であって、前記クロック信号を入力として遅延時間
   が調節自在な遅延回路、この遅延制御されたクロック信
   号を複数のレジスタに分配する複数のゲートにより各々
   が構成された第１及び第２のクロック分配回路と、前記
   第１及び第２のクロック分配回路の各１つの分配クロッ
   ク信号を各々２分周する分周回路と、この分周出力同士
   の一致状態を判別する一致判別回路とを含み、この一致
   判別回路の出力状態により前記分配クロック信号のスキ
   ュー調整を可能としたことを特徴とする集積回路装置。