JPH04152573A - アノードショート伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アノードショート伝導度変調型半導体装置の
構造に関し、特に、そのアノード側の領域構造に関する
ものである。

〔従来の技術〕

従来、スイッチング素子として用いられるアノードショ
ート型ＭＩＳＦＥＴとしては、第１０図に示す構造を有
するものがある。これは、Ｐ型のシリコン基板１０１の
上にエピタキシャル成長によりｎ−型の伝導度変調層１
０３が形成されており、この伝導度変調層１０３内にｐ
ウェル１１０２を、更にこの内部にｐ０型のコンタクト
領域１１１及びｎ゛型のソース領域１１２を形成し、こ
れらの上方に形成されたゲート電極１０Ｂの電位によっ
て駆動されるＭＩＳ部を構成する。

一方、伝導度変調層１０３の表面側であって、ＭＩＳ部
に対しである程度（〜数十μｍ）離れた位置には、ｐ４
型の少数キャリア注入領域１１３及びｎ°型の多数キャ
リア抽出領域１１４が形成されている。

なお、ｐウェル１１０２内から伝導度変調層１０３への
通路となるｎ４型のキャリア伝導層１１０３はオン状態
の電流容量を増大するために、また、Ｐ゛型の補助カソ
ード領域１１０４及びｐ型の埋込み層１１０１はオフ状
態の耐圧向上のために設けられている。

この伝導度変調型ＭＩＳＦＥＴの動作は、ゲート電位Ｇ
ａがしきい値電圧よりも低電位になるとソース電位Ｓ０
　（通常は接地電位）の付与されたソース領域１１２か
らキャリア伝導層１１０３を介して伝導度変調層Ｉ層１
０３に電子が流入し、アノード電位Ａ、の付与された多
数キャリア抽出領域１１４から電子が放出される。

この電子による電流は、同様にアノード電位Ａ７の付与
された少数キャリア注入領域１１３と伝導度変調層１０
３との間に電位差を発生させ、この電位差が少数キャリ
ア注入頭載１１３と伝導度変調層１０３の間に形成され
る寄生ダイオードに順方向電圧を印加することとなるの
で、正札が少数キャリア注入領域１１３から伝導度変調
層１０３に注入される。この注入された正孔は高抵抗の
伝導度変調Ｎ１０３の伝導度を上昇させるので、アノー
ド−ソース間の電流量は急激に増大し、オン状態に移行
する。

上記の伝導度変調型ＭＩＳＦＥＴとほぼ同様の機能を果
たすものに、第１１図に示す構造を有するものがある。

この伝導度変調型ＭＩＳＦＥＴでは、伝導度変調層１０
３の表面側に２重拡散で形成されたＰ型のベース領域１
０９とｎ４型のソース領域１１２とからＭＩＳ部が構成
されており、多数キャリア抽出領域１１４には伝導度液
１１ｕＪｉ１０３の表面上に形成されたポリシリコン抵
抗９０２が接続されている。このＭＩＳＦＥＴでは、多
数キャリア抽出領域１１４にはポリシリコン抵抗９０２
を介してアノード電位へ〇が付与され、その結果、微弱
な電子電流によっても、少数キャリア注入領域１１３と
伝導度変調層１０３との間にオン状態への移行に必要な
電位差を発生させることができる。

〔発明が解決しようとする課題〕

しかしながら、上記従来の伝導度変調型ＭＩＳＦＥＴに
おいては、以下の問題点がある。

すなわち、先ず第１０図に示すＭＩＳＦＥＴにおいては
、多数キャリア抽出頭域１１４が少数キャリア注入領域
１１３０ＭＩＳ部側に隣接しており、オン状態を誘起す
るために必要な少数キャリア注入頭載１１３に対して並
列に存在すべき寄生抵抗の値が小さく、少数キャリア注
入領域１１４と伝導度変調層層１０３との間に正孔を注
入するに足る順方向電圧を生じさせるには、大きな電流
をアノード−ソース間に流さなければならない、したが
って、オン状態に移行可能なアノード−ソース間の最小
電圧は、従来、約１．２５Ｖ程度と高くなっていた。

また、第１１図に示すＭＩＳＦＥＴでは、多数キャリア
抽出領域１１４に接続されるポリシリコン抵抗９０２を
形成する工程が別途必要であり、しかも、充分な電圧降
下を得るために高抵抗を精度良く形成することは困難で
あった。

また、このＭＩＳＦＥＴは、ベース領域１０９と伝導度
変調Ｎ１０３の間に寄生する内蔵ダイオード７０５を誘
導性負荷を駆動する際のフリーホイールダイオードとし
て用いるか、或いは逆方向に印加された過大電圧を開放
するために使用することが可能であるが、この場合、オ
ン状態、オフ状態を問わず、内蔵ダイオード７０５に対
する直列抵抗としてポリシリコン抵抗９０２が配置され
ているため、逆方向の電圧降下の増大を招くこととなり
、内蔵ダイオード７０５を有効に利用することができな
いという問題点もあった。

そこで、本発明は上記問題点を解決するものであり、そ
の課題は、埋込み層、少数キャリア注入領域及び多数キ
ャリア抽出領域の相互配置を変更し、更に伝導度変調層
の有効断面積を縮小することにより、多数キャリア抽出
領域に接続される寄生抵抗の値を高くし、低いアノード
−ソース電圧でオン状態への移行可能なアノードショー
ト伝導度変調型ＭＩＳＦＥＴを提供することにある。

〔課題を解決するための手段〕

上記問題点を解決するために、第１導電型の半導体基板
上に形成された第２導電型の埋込み層を有し、埋込み層
の上には第２導電型の伝導度変調層が形成され、伝導度
変調層の表面側に２重拡散で形成された第１導電型のベ
ース領域及び第２導電型のソース領域を含むＭＩＳ部と
、伝導度変調層の表面側でＭＩＳ部に対する隔１９　’
ｐＨ域に、第１導電型の少数キャリア注入領域及び第２
導電型の多数キャリア抽出領域と、を有するアノードシ
ョート伝導度変調型ＭＩＳＦＥＴを備えた半導体装置に
おいて、本発明が講じた手段は、 多数キャリア抽出領域を、少数キャリア注入領域よりも
ＭＩＳ部から離れた伝導度変調層の表面側に形成し、埋
込み層が、ＭＩＳ部の下方から少数キャリア注入頭載の
下方までの領域には形成されているが、少数キャリア注
入領域の下方から多数キャリア抽出領域までの領域には
形成されていない構造とするものである。この場合に、
伝導度変調層のキャリア濃度は、ＭＩＳ部の下方から少
数キャリア注入領域の下方までの領域よりもこの領域に
続く多数キャリア抽出領域までの領域の方を低く形成す
る場合がある。

また、上記の手段において、少数キャリア注入領域と多
数キャリア抽出領域との間に位置する伝導度変調層の内
部に第１導電型のゲート領域を形成するものである。こ
の場合に、ゲート領域を、伝導度変調層の表面側に形成
された表面ゲート領域及びこの表面ゲートｉＪｆ域の下
方に位置する伝導度変調層内の半導体基板上に形成され
た埋込ゲート領域で構成する場合がある。更に、そのゲ
ート部にはソースＭ域とほぼ同一の電位を付与する場合
もある。

（作用〕 かかる手段によれば、少数キャリア注入領域の下方から
多数キャリア抽出領域の下方までは伝導度変調層の下に
埋込み層が形成されていないことから、少数キャリア注
入頭載の下方から多数キャリア抽出領域の下方までの電
流経路は伝導度変調層の低キヤリア濃度に基づいて高抵
抗率となる。

したがって、ＭＩＳ部から流入し多数キャリア抽出領域
に流出する多数キャリア流が発生すると、少数キャリア
注入領域から多数キャリア抽出領域までの伝導度変調層
内の電流によって大きな電圧降下が発生し、少数キャリ
ア注入領域とその周囲の伝導度変調層との間に電位差が
発生し、少数キャリア注入領域から伝導度変調層１層に
少数キャリアが注入される。したがって、従来よりも僅
かな多数キャリア電流でオン状態に移行させることがで
き、オン状態への移行に必要なアノード−ソース電圧を
低くすることができる。

この構成をもつＭＩＳＦＥＴは、伝導度変調層自体を抵
抗層として用いることからポリシリコン等の新たな構造
を付加する必要がなく、製造工程を簡略化できるととも
に、少数キャリア注入Ｍ域と多数キャリア抽出領域の位
置関係のみによって精度良く高抵抗を得ることができる
。

少数キャリア注入領域の下方から多数キャリア抽出領域
の下方までの領域をＭＩＳ部の下方から少数キャリア注
入頭載の下方までの領域よりも低キヤリア濃度とするこ
とにより、多数キャリア抽出領域に接続される寄生抵抗
の値を相対的に大きくすることが可能であり、更に低い
アノード−ソース電圧でＭＩＳＦＥＴをオン状態へと移
行させることができる。したがって、同一抵抗値を得よ
うとする場合には、逆に少数キャリア注入領域と多数キ
ャリア抽出領域との間隔を短縮することが可能であり、
素子の占有面積を削減することができる。

少数キャリア注入領域と多数キャリア抽出領域との間に
第１導電型のゲート９Ｍ域を形成する場合には、伝導度
変調層の有効断面積が縮小し、上記寄生抵抗の値を増大
させることができ、そのゲート領域の形状と配置により
、寄生抵抗を適正値に調整することができる。したがっ
て、素子特性を劣化させずに素子の占有面積を削減する
ことも可能である。

上記のゲート領域にソース電位とほぼ同一の電位を付与
する場合には、このゲート領域も正孔の流出経路となる
ので、オン状態時における電流容量を更に増大させるこ
とができる。

その上、この伝導度変調層内部には、ゲート領域をゲー
トとし、少数キャリア注入領域の下方に位置する伝導度
変調層をソースとし、多数キャリア抽出領域をドレイン
とするＪ　Ｆ　ＥＴ　（ＪｕｎｃｔｉｏｎＦｉｅｌｄ　
ｔ！ｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が内蔵されて
いることとなる。したがって、アノード−ソース電圧の
値に応じた空乏層がゲート領域から周囲の伝導度変調層
に形成され、伝導度変調層の有効断面積を更に狭めるこ
ととなるので、アノード−ソース電圧の上昇に伴って急
速に電圧降下が大きくなることから、オン状態への移行
に必要なアノード−ソース電圧の値を更に低減させるこ
とができる。

この空乏層のピンチオフ電圧（空乏層の拡大によって伝
導度変調層内の電流経路が遮断される状態となるアノー
ド−ソース電圧をいう、）を本来の１ｒＳＦＥＴの耐圧
よりも低く設定する場合には、オフ状態時における素子
のブレークダウンを妨げることができ、素子耐圧を向上
させることができる。

しかもこの場合には、ゲート領域と伝導度変調層により
新たな寄生ダイオードが存在するので、ベース領域と伝
導度変調層との間に存在する内蔵ダイオードに対し並列
に上記寄生ダイオードが接続されていることとなり、ア
ノード−ソース間に逆方向電圧が加わった状態では、従
来よりも素子の内部抵抗が減少する。更に、ゲート領域
周囲の空乏層は、このような逆方向電圧が印加された状
態では存在しないので、前記内蔵ダイオードに対する直
列抵抗値は、通常のアノード−ソース電圧が印加されて
いる場合よりも小さくなる。いずれにしても、逆方向電
圧に対する電流容量は従来よりも大幅に向上する。

〔実施例〕

次に、本発明によるアノードショート伝導度変調型ＭＩ
ＳＦＥＴの実施例を説明する。

〈第１実施例〉 第１図には、本発明による第１実施例の構造を示す、抵
抗率３０〜５０Ω・ｃｍＯｐ型のシリコン基板１０１の
表面側に、抵抗率が数１０〜１００Ω・ｃｉｉのｎ゛型
の埋込みＪＷ１０２を形成し、この上にエピタキシャル
成長によって抵抗率８Ω・ｃｍのｎ−型の伝導度変調層
１０３を約１５μｍの厚さに形成する０次に、この伝導
変度ｍＪｉ　１０３の周囲にＰ型のアイソレーション１
０４　（表面濃度５　Ｘ　Ｉ　Ｏ”ｃｔａ−”、拡散深
さ１５μｍ）を、埋込み層１０２の端部上にｎ゛型のド
レインウオール１０５（表面濃度５　Ｘ　１０　”ａｍ
−”、拡散深さ１３μｍ）を、それぞれ形成する。この
後、周囲に１ｐｍ程度の厚い酸化膜（図示せず）を伴っ
た厚さ１０００人のゲート酸化膜１０７を形成し、この
ゲート酸化膜１０７の上にポリシリコンのゲート電極１
０８を形成する。このゲート電極１０８をマスクとして
２重拡散により、伝導度変調層１０３０表面側には、Ｐ
型のベース領域（表面濃度２×１０１７Ｃ１１−’、拡
散深さ３μｍ）１０９とｎ３型のソース領域（表面濃度
５　Ｘ　１０　”ｃｔａ−’、拡散深さ１．０μｍ）１
１２とが形成されてＭＩＳ部を構成している。ここに、
１１１は、ｐ゛型のベースコンタクト層である。なお、
ベース領域１０９の外側には、ｐ−型の電界緩和領域１
１５が形成されている。

ドレインウオール１０５の上部であって伝導度変調層１
０３の表面側には、ｐ゛型の少数キャリア注入領域（表
面濃度５　Ｘ　１０　ｌ９ｃｌ’、拡散深さ１．０ｚ１
ｍ）１１３が形成されており、この周囲にはｎ゛型のバ
ッファ領域（表面濃度５Ｘ１０”Ｃｌ１１−３、拡散深
さ３．０μｍ）１１０が取り囲むように形成されている
。また、この少数キャリア注入領域１１３よりもＭＩＳ
部から更に離れた位置には、ソース領域と同時に形成さ
れたｎ゛型の多数キャリア抽出頭域１１４が形成されて
いる。

この伝導度変調型ＭＩＳＦＥＴでは、ベースコンタクト
１Ｊ１１１及びソース領域１１２にはソース電位Ｓ６、
少数キャリア注入領域１１３及び多数キャリア抽出領域
１１４にはアノード電位Ａ、、、及びゲート電極１０８
にはゲート電位Ｇ、がそれぞれ付与される。

このアノードショート伝導度変調型ＭＩＳＦＥＴの動作
を第８図の等価回路によって説明する。

ゲート電位Ｇ、をしきい値以下に低下させるとＦＥＴ８
０４が導通し、電流が伝導度変調型層１０３の内部抵抗
８０６、ＦＥＴ８０４を通ってアノードからソースに流
れる。この電流に基づく内部抵抗８０６の電圧降下によ
りベース電位が低下し、ｐｎｐ）ランジスタ８０３が導
通する。このｐｎｐトランジスタ８０３の導通によって
、ｎｐｎ）ランジスタ８０２のベース電位が上昇し、ｎ
ｐｎトランジスタ８０２も導通状態となる。ｐｎｐ）ラ
ンジスタ８０３の導通によって、少数キャリア注入領域
１１３から伝導度変調層１０３に正孔が注入され、伝導
度変調層１０３の伝導度が上昇するので、ＭＩＳＦＥＴ
のアノード−ソース間の電流値は急激に増大し、オン状
態に移行する。この第８図において、ｐｎｐ　）ランジ
スタ８０７は、少数キャリア注入領域１１３、伝導度変
調層１０３及びシリコン基板１０１又はアイソレーシゴ
ン領域１０４からなる寄生トランジスタを示すものであ
り、オン状態においてｐｎｐ）ランジスタ８０７はｐｎ
ｐ）ランジスタ８０３と同様に導通状態となり、電流経
路の１つになってＭＩＳＦＥＴの電流容量を増大させる
効果をもつ。

この電流は、アノード、抵抗８０６、ＦＥＴ８０４、ソ
ース々、アノード、ｐｎｐ）ランジスタ８０３、抵抗８
０１、ソースとの２つの経路を通過して流れる。ここで
、抵抗８０１は、ベース領域１０９とソース電位Ｓ０間
の短絡抵抗であり、ベースコンタクト領域１１１の形成
によりその抵抗値を低減することにより、素子のラッチ
アップが防止される。

この実施例では、ＭＩＳ部から少数キャリア注入領域１
１３の下方までは埋込み層１０２が形成されているが、
少数キャリア注入領域１１３から多数キャリア抽出領域
１１４までの下方には、埋込みＪｉ１０２は存在しない
。したがって、ＭＩＳＦＥＴがオフ状態にあるときにＦ
ＥＴ８０４が導通し、アノード−ソース間に電流が流れ
る場合には、ＭＩＳ部から少数キャリア注入領域１１３
までの領域１１７ではその伝導度が高く、少数キャリア
注入領域１１３から多数キャリア抽出領域ｌ１４までの
領域１１６では伝導度が低い、それ故に、少数キャリア
注入領域１１３と多数キャリア抽出頭域１１４との間の
距離をそれ程採らなくても、抵抗８０６の値を充分に高
い値とすることができるので、オン状態への移行時のア
ノード−ソース間電圧を低くすることができる。

この実施例において形成されるバッファ領域１１０は少
数キャリア注入領域１１３と電界緩和領域１１５の間の
バンチスルーを防止し、ドレインウオール１０５は、少
数キャリア注入領域１１３とシリコン基板１０１との間
のバンチスルーを防止するためのものである。

第２図は、第１図に示す第１実施例とほぼ同様のＭＩＳ
ＦＥＴの構造を示すものであり、第１実施例と異なると
ころは、少数キャリア注入領域工１３の外側にバッファ
領域１１０を形成する代わりに、少数キャリア注入領域
１１３を完全に取り囲む範囲にドレインウオール１０６
を形成するものである。この場合も上記第１実施例と同
様にドレインウオール１０６が、少数キャリア注入領域
１１３とベース領域１０９及びシリコン基板１０１との
間のバンチスルーを防止できる。また、ＭＩＳ部と少数
キャリア注入領域１１３を完全に取り囲むように、ｎ゛
型のドレインウオール２０１を形成し、ベース領域１０
９及び少数キャリア注入領域１１３とアイソレージジン
領域１０４との間にバンチスルーが発生しないようにし
ている。

く第２実施例〉 次に、第３図を参照して本発明の第２実施例を説明する
。

この実施例の構造は、第１実施例と殆ど同一であるので
、第１実施例と同一部分には同一符号を付し、その説明
は省略する。

この実施例では、予め形成するエピタキシャル層を２０
Ω・ｃｉｉ以上の高抵抗率で形成し、これを伝導度変調
層として用いるが、埋込み層１０２の上方にある伝導変
度！ＩＩＪＷ　１０３内の領域１１７には、表面濃度を
６×１Ｏ１４１−ｔ、拡散深さ１３μｍとなるように拡
散不純物を追加導入する。そのキャリア濃度を埋込み層
１０２の形成されていない多数キャリア抽出領域１１４
の下方にある領域１１６のキャリア濃度よりも高（設定
している。

この結果、少数キャリア注入領域１１３に対して並列に
存在する寄生抵抗８０６を第１実施例よりも高くするこ
とが可能であり、同一抵抗値であれば、少数キャリア注
入領域１１３と多数キャリア抽出領域１１４との間の距
離を縮めることにより素子の占有面積を低減することが
できる。

この場合に、第４図に示すように、領域１１６内の下部
にｐ−型の領域４０１を形成して、伝導度変調層１０３
の領域１１６の断面積を減少させることにより、上記実
施例よりも更に少数キャリア注入領域１１３と多数キャ
リア抽出領域１１４との間の内部抵抗値を高めることが
できる。

く第３実施例〉 次に、第５図を参照して本発明の第３実施例を説明する
。この実施例においても、第２実施例と同一の部分には
同一符号を付し、その説明は省略する。

この実施例では、少数キャリア注入領域１１３と多数キ
ャリア抽出領域１１４との間に、伝導変度ｆ１１ｉ　１
０３の表面側からはｐ型の表面ゲー）　９Ｍ域５０１（
表面濃度ｌＸｌ０”、拡散深さ３μｍ）を形成し、シリ
コン基板１０１上には埋込みゲート領域５０２を伝導度
変調層１０３内に形成する。これらの表面ゲート領域５
０１と埋込みゲート領域５０２とは、数μｍの間隔をも
って相互に対向する位置に形成されており、これらに挟
まれた伝導度変調層１０３の部分にピンチ抵抗が形成さ
れる。この表面ゲート領域５０１はアイソレーション領
域１０４に接続され、また、埋込みゲート領域５０２は
シリコン基板１０１に接続しているが、アイソレーショ
ン領域１０４とシリコン基板１０１とは共にソース電位
Ｓ、（接地電位）に接続されて、結局、表面ゲー）　９
Ｍ域５０１と埋込みゲート領域５０２にはソース電位Ｓ
、が付与されていることになる。

この実施例においては、先ず、少数キャリア注入領域１
１３と多数キャリア抽出領域１１４との間に表面ゲート
領域５０１と埋込みゲート領域５０２とによって高抵抗
値を有するピンチ抵抗が発生する。しかも、これらの表
面ゲート領域５０１と埋込みゲートＳＲ域５０２にはソ
ース電位Ｓ０が付与されているので、アノード−ソース
間の電圧が高（なればなる程伝導度変調層１０３内に空
乏層が拡がり、上記ピンチ抵抗は益々大きくなる。

したがって、この実施例では、オン状態移行時のドレイ
ン−ソース間電圧を極めて低（することができる。

上記の効果に加えて、オン状態においては、表面ゲーＩ
Ｎ域５０１と埋込みゲート領域５０２が正札の流出領域
となり、オン電流を更に増大させることができる。

この第３実施例の等価回路図を第９図に示す。

第８図に示す第１実施例の等価回路とは異なり、抵抗８
０６の代わりにゲートが接地されたＪＰＥＴ（接合型Ｆ
ＥＴ）９０６が配置されており、このＪＦＥＴ９０６の
ゲート−ドレイン間に寄生ダイオード９０８が接続され
た状態となっている。

この寄生ダイオード９０８は、ＭＩＳ部の内蔵ダイオー
ド８０５に対して並列に接続されているので、アノード
−ソース間に逆方向電圧が印加される場合の電流容量も
従来より増大する。

一方、第８図におけるｐｎｐトランジスタ８０７に対応
するｐｎｐ　）ランジスタ９０７は、表面ゲート９Ｍ域
５０１と埋込みゲート領域５０２の存在によってその電
流容量は更に増大している。

この実施例における表面ゲート領域５０１は、アイソレ
ーション領域１０４に接続されているけれども、アイソ
レーション領域１０４とは直接接続されている必要はな
く、結果的にソース電位Ｓ。が付与されているならば、
上記と同様の効果を得ることができる０例えば第６図に
示すように、表面ゲート領域５０１がベース領域１０９
に接続しており、少数キャリア注入領域１１３を完全に
包囲している形状にすることもできる。或いは、多数キ
ャリア抽出領域１１４を包囲するように形成し、表面上
の配線によってソース電位Ｓ、を付与するものであって
もよい。

この表面ゲー）　９Ｍ域５０１と埋込みゲート領域５０
２とを伝導度変調層１０３内で接続し、両者間に挾まれ
る領域を完全に消失させるとともに、少数キャリア注入
領域１１３と多数キャリア抽出領域１１４との間の一部
に、両ゲート９Ｍ域が形成されていない領域を設けるこ
とによって、上記と同様の効果を奏することができる。

この第７図に示す構造では、表面拡散法やイオン注入法
によって、表面ゲート領域５０１と埋込みゲート領域５
０２を形成することができるが、表面にマスクを形成す
ることによって、少数キャリア注入領域１１３と多数キ
ャリア抽出領域１１４の間の導電経路の幅を精度良く確
保することができる。

上記各実施例では、アノード−ソー入間電圧が０．６■
を越えると、正孔が少数キャリア注入領域から伝導度変
調層内に導入されてオン状態に移行し、従来の１．２５
Ｖと較べると大幅にその電圧を低下できることが確認さ
れた。

〔発明の効果〕

以上説明したように、本発明は、アノードショート伝導
度変調型半導体装置において、ＭＩＳ部と少数キャリア
注入領域との間には埋込み層を形成し、多数キャリア抽
出領域を少数キャリア注入領域とは離れた領域であって
埋込み層の形成されていない領域に形成すること、及び
、少数キャリア注入領域と多数キャリア抽出領域との間
に第１導電型のゲート領域を設けることに特徴を有する
ので、以下の効果を奏する。

■　少数キャリア注入領域と多数キャリア抽出領域との
間が埋込み層の形成されていない高抵抗の領域となって
いることから、両者間の距離に応じた内部抵抗が形成さ
れるので、別途ポリシリコン等の抵抗を形成する必要も
なく、少数キャリア注入領域から少数キャリアを注入す
るに足る電圧降下を低電流で形成することができ、オン
状態に移行するために必要なアノード−ソー入間電圧を
低く設定することができる。これは、少数キャリア注入
領域と多数キャリア抽出領域との間の伝導度変調層のキ
ャリア濃度を低くし、或いは、その領域の伝導度変調層
の断面積を狭めることによって、更に内部抵抗の値を大
きくすることが可能であり、逆に少数キャリア注入領域
と多数キャリア抽出領域との間の距離を縮めて素子の占
有面積を縮小できる。

■　少数キャリア注入領域と多数キャリア抽出領域との
間にゲート領域を設ける場合には、伝導度変調層の有効
断面積が減少し、内部抵抗の値を簡単に高めることがで
きる。

■　ゲーＨＩ域にソース電位を付与する場合には、アノ
ード−ソース電圧の上昇に従ってゲート領域の周囲に空
乏層が形成され、伝導度変調層の断面積が減少して内部
抵抗の値を高めるので、オン状態への移行に必要なアノ
ード−ソース電圧を更に低減することができる。しかも
、この場合には、ゲート領域へも電流が流出することか
ら、オン状態における電流容量が増大し、その上、ゲー
ト領域と伝導度変調層との間の寄生ダイオードの存在に
よって、アノード−ソース間に逆方向電圧が印加された
場合の電流容量をも増大させることができる。

【図面の簡単な説明】

第１図は本発明によるアノードショート伝導度変調型Ｍ
ＩＳＦＥＴの第１実施例の構造縦断面図である。 第２図は第１実施例の変形例を示す構造縦断面図である
。 第３図は本発明によるアノードショート伝導度変調型Ｍ
ＩＳＦＥＴの第２実施例の構造縦断面図である。 第４図は第２実施例の変形例を示す構造縦断面図である
。 第５図は本発明によるアノードショート伝導度変調型Ｍ
ＩＳＦＥＴの第３実施例の構造縦断面図である。 第６図は第３実施例の変形例を示す構造縦断面図である
。 第７図は第３実施例の別の変形例を示す構造縦断面図で
ある。 第８図は第１実施例の等価回路図である。 第９図は第３実施例の等価回路図である。 第１０図は従来のアノードショート伝導度変調型半導体
装置の一例を示す構造縦断面図である。 第１１図は従来のアノードショート伝導度変調型半導体
装置の別の一例を示す構造縦断面図である。 第１２図は第１１図に示すアノードショート伝導度変調
型半導体装置の等価回路図である。 〔符号の説明〕 １０１・・・シリコン基板 １０２・・・埋込み層 １０３・・・伝導度変調層 １０４・・・アイソレーション領域 １０８・・・ゲート電極 １０９・・・ベース頭載 １１２・・・ソース領域 １１３・・・少数キャリア注入領域 １１４・・・多数キャリア抽出領域 １１６．１１７・・・伝導度変調層内の領域５０１・・
・表面ゲート領域 ５０２・・・埋込みゲート領域 ８０２・・・ｎｐｎ　）ランジスタ ８０３．８０１・・・ｐｎｐ’ｃランジスタ８０４・・
・ＦＥＴ ８０５・・・内蔵ダイオード ８０６・・・内部抵抗 ９０６・・・ＪＦＥＴ ９０８・・・寄生ダイオード。 第 ｎ 第 図

Claims (5)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上に第２導電型の埋込み
   層を有し、該埋込み層の上には第２導電型の伝導度変調
   層が形成され、該伝導度変調層の表面側に２重拡散で形
   成された第１導電型のベース領域及び第２導電型のソー
   ス領域を含むＭＩＳ部と、前記伝導度変調層の表面側で
   前記ＭＩＳ部に対する隔離領域に、第１導電型の少数キ
   ャリア注入領域及び第２導電型の多数キャリア抽出領域
   とを有するアノードショート伝導度変調型ＭＩＳＦＥＴ
   を備えた半導体装置において、 前記多数キャリア抽出領域は、前記少数キャリア注入領
   域よりも前記ＭＩＳ部から離れた前記伝導度変調層の表
   面側に形成されており、前記埋込み層は、前記ＭＩＳ部
   の下方から前記少数キャリア注入領域の下方までの領域
   には形成され、前記少数キャリア注入領域の下方から前
   記多数キャリア抽出領域の下方までの領域には形成され
   ていないことを特徴とするアノードショート伝導度変調
   型ＭＩＳＦＥＴを備えた半導体装置。
2. （２）請求項第１項に記載のアノードショート伝導度変
   調型ＭＩＳＦＥＴを備えた半導体装置において、前記伝
   導度変調層のキャリア濃度は、前記ＭＩＳ部の下方から
   前記少数キャリア注入領域の下方までの領域よりもこの
   領域に続く前記多数キャリア抽出領域までの領域の方が
   低く形成されていることを特徴とするアノードショート
   伝導度変調型ＭＩＳＦＥＴを備えた半導体装置。
3. （３）請求項第１項又は第２項に記載のアノードショー
   ト伝導度変調型ＭＩＳＦＥＴにおいて、前記少数キャリ
   ア注入領域と前記多数キャリア抽出領域との間に位置す
   る前記伝導度変調層の内部に第１導電型のゲート領域が
   形成されていることを特徴とするアノードショート伝導
   度変調型ＭＩＳＦＥＴ。
4. （４）請求項第３項に記載のアノードショート伝導度変
   調型ＭＩＳＦＥＴにおいて、前記ゲート領域は、前記伝
   導度変調層の表面側に形成された表面ゲート領域と、該
   表面ゲート領域の下方に位置する前記伝導度変調層内の
   前記半導体基板上に形成された埋込ゲート領域と、から
   なることを特徴とするアノードショート伝導度変調型Ｍ
   ＩＳＦＥＴ。
5. （５）請求項第３項又は第４項に記載のアノードショー
   ト伝導度変調型半導体装置において、前記ゲート部は前
   記ソース領域とほぼ同一の電位が付与されていることを
   特徴とするアノードショート伝導度変調型半導体装置。