JPH04153982A

JPH04153982A - 半導体メモリのリセット回路

Info

Publication number: JPH04153982A
Application number: JP2276087A
Authority: JP
Inventors: Koji Ozawa; 小沢　孝司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-15
Filing date: 1990-10-15
Publication date: 1992-05-27
Anticipated expiration: 2012-03-19
Also published as: JP2591312B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリのリセット回路に間し、特にテレ
ビジョン信号の１フイールドまたは１フレームの画像デ
ータを水平走査期間の整数分の１の単位でメモリセルア
レイに蓄えるためのメモリ回路において、リセット機能
を備えた半導体メモリのリセット回路に関する。

〔従来の技術〕

従来のテレビジョン信号の１フイールドまたは１フレー
ムの画像データを水平走査期間の１／ＩＩ単位（ρは整
数）でメモリセルアレイ内の１つの行にそって蓄えるよ
うに構成した半導体メモリの構成例を第６図のブロック
図を参照して説明する。第６図の半導体メモリは、ＮＴ
ＳＣ方式のテレビジョン信号を、４　ｆ　ｓｃ　（ｆ　
ｓｃは色信号副搬送波周波数で約３．５８ＭＨｚ）の周
波数そサンプリングクロックでディジタル化し、量子化
４ビツトの単位で、１フイ一ルド分の画像を蓄えるよう
にした半導体メモリである。ＮＴＳＣ方式テレビジョン
信号を、４ｆｓｃのサンプリングクロックでディジタル
化した場合には、１水平走査期間の画素数はちょうど９
１０画素となり、また走査線数は２６２本または２６３
本となる。従って、この半導体メモリは、メモリセルア
レイを水平方向すなわち１つの行線にそって、９１０画
素×４ビット分のメモリセルを配置し、垂直方向すなわ
ち１つの列線にそって２６３ライン分のメモリセルを配
置している。

次にこの半導体メモリの構成を説明する。メモリセルア
レイ３１０は水平方向に９１０画素×４ビット分、垂直
方向に２６３ライン分のメモリセルが配置され、合計２
３９３３０Ｘ４ビツトのメモリセルで形成される。ライ
トデータレジスタ３２１．３２２はそれぞれ４５５Ｘ４
ビツトで構成されたライトデータレジスタ、ライトアド
レスポインタ３３１，３３２はライトデータレジスタ内
の書込みアドレスを指定する。データ人力バッファ３４
１は書込みデータ入力端子ＤＩ、、Ｏ〜３からの書込み
データをライトデータレジスタ３２１．３２２に転送す
る。リードデ・−タレジスタ３５１，３５２はそれぞれ
４５５Ｘ４ヒツトで構成されリードデータレジスタ、リ
ードアドレスポインタ３６１，３６２はリードデータレ
ジスタ内の読出しアドレスを指定する。データ出力バッ
ファ３４２は、出力制御信号ＯＥを入力しリードデータ
レジスタ内のデータを読出しデータ出力端子り。ｕｔ　
Ｏ〜３から出力する。行アドレスデコーダ３７１はメモ
リセルアレイ３１０内の２６３本の行線の選択に使用さ
れる。ライトアドレスカウンタ３８１．リードアドレス
カウンタ３８２．リフレッシュアドレスカウンタ３８３
は、ライト行、リード行及びリフレッシュ行を選択する
ためのアドレス信号を発生し、行アドレスデコーダ３７
１に供給する。コントローラタイミングジェネレータ３
９１は書込みクロック信号ＷＣＫ。

書込み制御信号Ｗ、書込みアドレスクリア信号ＷＣＬＲ
及び読出しクロック信号ＲＣＫ、読出しアドレスクリア
信号ＲＣＬＲを入力し、ライトアドレスポインタ、ライ
トアドレスカウンタ、リードアドレスカウンタ、リフレ
ッシュアドレスカウンタ、リードアドレスポインタに制
御信号を供給している。リフレッシュタイマ３９２はダ
イナミック型セルで構成されたメモリセルを定期的にリ
フレッシュするために制御信号を出力している。

次に動作を説明する。ＷＣＬＲ信号入力により、ライト
アドレスカウンタ３８１及びライトアドレスポインタ３
３１　、３３２がリセットされ、それぞれ初期番地にイ
ニシャライズされる。

ＷＣＫには前述した４ｆｓｃの書込みクロック、すなわ
ち１水平走査期間に９１０回発振するクロックが入力す
る。Ｗには、書込みイネーブルを示すロウレベル信号が
入力する。ライトアドレスカウンタ及びライトアドレス
ポインタのリセットが終了するとＷＣＫからの書込みク
ロック信号に同期して書込み動作が行われる。すなわち
ＷＣＫ信号に同期してＤｌ、、０〜３から入力したライ
トデータがデータ入力バッファ３４１を通ってライトデ
ータレジスタ３２１に入力する。４５５回の書込みが終
了すると、ライ）〜データレジスタ３２１は満杯となる
なめに、引続きライトデータレジスタ３２２にデータが
蓄積されると共に、３２１に蓄積された書込みデータは
、メモリセルアレイ３１０内の第１行（先頭行）に転送
される。ライトデータレジスタ３２２に４５５回の書込
みが終了すると、再びライトデータレジスタ３２１に書
込みが移ると共に、ライトデータレジスタ３２２に蓄積
された書込みデータは、メモリセルアレイ内の第１行く
先頭行）に転送される。再びライトデータレジスタ３２
１に４５５回の書込みが終了すると、ライトデータレジ
スタ３２２に書込みが移ると共に３２１に蓄積された書
込みデータはメモリセルアレイ内の第２行に転送される
。以下このような動作をライトデータレジスタ３２１゜
３２２とメモリセルアレイ３１０間で交互に繰り返して
、データの書込みが連続して行われる。ライトアドレス
カウンタ３８１はライトデータレジスタ３２１，３２２
内のデータをメモリセルアレイ３１０に転送する際の行
アドレス信号を、行アドレスデコーダ３７１に供給して
おり、ライトデータレジスタ３２１及び３２２の転送が
終了するたびにライトアドレスは、好ましくは１アドレ
スずつ増大し、２６３行まで行くと第１行に戻る。

読出し動作はＲＣＫからの読出しクロック信号に同期し
て行われる。ＲＣＬＲ信号が入力すると、リードアドレ
スカウンタ３８２及びリードアドレスポインタ３６１，
３６２がリセットされ、それぞれ初期番地に初期化され
る。ＲＣＫには前述した４ｆｓｃの読出し７クロツクが
入力する。ＯＥは読出イネーブルになるようにロウレベ
ル信号を入力しておく６読出しの場合は、ＲＣＬ、　Ｒ
信号により、カウンタ３８２．ポインタ３６１，３６２
のリセットが行われると共に、メモイセルアレイ３１０
内の第１行のデータが予め、リードデータレジスタ３５
１，３５２に転送される。リセット及びデータ転送か終
了すると、ＲＣＫからの読出しクロック信号に同期して
読出し動作が行われる。すなわち、ＲＣＫ信号に同期し
てリードデータレジスタ３５１内に蓄積されている読出
しデータが、データ出力バッファ３４２を通って読出し
データ出力端子り。ｕｔ　Ｏ〜３から出力する。４５５
回の読出し動作が終了するとリードデータレジスタ３５
１は空になるために引続き３５２から読出しが続けられ
ると共に、リートデータレジスタ３５１には次に読出す
べきメモリセルアレイ内に第２行のデータが、予め転送
される。リードデータレジスタ３５２に対して読出しが
４５５回行われると、データが空となるために引続きリ
ードデータレジスタ３５１から読出しが続けられると共
に、空になったリートデータレジスタ３５２には、次に
読出すべきメモリセルアレイ内の第２行のデータが予め
転送される。リードデータレジスタ３５１に対して読出
しが４５５回行われると、う“−タか空となるために引
続きリードデータレジスタ３５２から読出しが続けられ
ると共に、空になったリードデータレジスタ３５１には
次に読出すべきメモリセルアレイ内の第３行のデータが
予め転送される。以下このような動作をリードデータレ
ジスタ３５１，３５２とメモリセルアレイ３１０間で交
互に繰り返してデータの読出しが連続して行われる。リ
ードアドレスカウンタ３８２は、メモリセルアレイ３１
０内のデータをリードデータレジスタ３５１，３５２に
転送する際の行アドレス信号を行アドレスデコーダ３７
１に供給しており、３５１，３５２への転送が終了する
たびにリードアドレスは、１アドレスずつ増大し、２６
３行まで行くと第１行に戻る。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリは、１水平走査期間内の画
素数に対応した画像データを、ちょうど１つの行線にそ
って蓄えるようにしたので、各行線の最初のアドレスに
は、常に、各水平走査期間内の最初のデータが蓄積され
る方式となっている。例えば各水平走査線内のデータを
１つおきに読出すような場合でも、単純にこのメモリの
行線を１つおきに読出すことで対応がついた。

しかしながらこのような半導体メモリをテレビジョンセ
ットの中に組み込んだ場合に、ブラウン管ドライブ回路
、高電圧回路の放電ノイズなどにより、半導体メモリの
電源線やＧＮＤ線に大きな電圧変動およびノイズが生じ
るおそれがある。こにような電圧変動およびノイズのた
めに半導体メモリのデータ書込み位置にずれが生じた際
にリセット回路がないので、各行線にちまうと１つの水
平走査線のデータが蓄えられなくなってしまうという欠
点がある。

本発明の目的は、この電圧変動およびノイズを検出し、
常に半導体メモリの各行線には、各水平走査線に対応し
た画像データがちょうど蓄えられるようにするリセット
回路を備えた半導体メモリを提供することにある。

〔課題を解決するための手段〕

本発明の半導体メモリのリセット回路はテレビジョン信
号を記憶する半導体メモリのリセット回路であって、外
部から入力する水平同期信号にもとづいて、書き込み又
は読み出しタロツクの０サイクル目に第１のリセット信
号を出力する第１のリセット回路と、前記第１のリセッ
ト信号で前記クロックの計数を開始し、クロック信号が
規定回数に達するとパルス信号を出力するカウンタ回路
と、前記第１のリセット信号と前記パルス信号との時間
的位置を比較し、不一致の場合にこのずれが回復するま
で少なくとも一水平走査期間中に第２のリセット信号を
発生する第２のリセット回路とを有する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の回路図である。第１図
の実施例は従来例を示す第６図の構成にライト用リセッ
ト回路４、リード用リセット回路５を追加している。す
なわち、行列２次元方向にメモリセルを有し、テレビジ
ョン信号の１フイールドまたは１フレームの画像データ
を水平走査期間の１／ρ単位（（は２以上の整数）でメ
モリセルアレイ内３１０の１つの行にそって蓄えるよう
に構成し、かつライトレーダレジスタ３２１゜３２２及
びリードデータレジスタ３５１．３５２を介してメモリ
セル内へのデータの書込み・読出しを行うように構成し
た半導体メモリの行データ書込み／読出しのイニシャラ
イズを行うなめのリセット信号を発生する回路を組込ん
だ状態を示している。なお、第６図と同一記号の回路は
従来例の動作と同様である。

ライト用リセット回路４は、ライトクロックＷＣＫと水
平同期信号ＨＤを入力して、第２のリセット信号５ＰＳ
Ａをコントローラ及びタイミングジェネレータ３９１Ａ
とライトアドレスポインタ３３１Ａ及び３３２Ａに供給
している。リード用リセット回路５は、リードクロック
ＲＣＫと水平同期信号ＨＤを入力して、第２のリセット
信号５ＰＳＢをコントローラ及びタイミングジェネレー
タ３９１Ａとリードアドレスポインタ３６１Ａ及び３６
２Ａに供給している。次にこの回路に基づき動作を説明
する。第２のリセット信号５ＰＳＡは、前述したように
、このデバイス内部にのるノイズなどにより、ライトア
ドレスポインタ内のアドレスがずれた場合に発生し、ラ
イトアドレスポインタを直接リセットし、イニシャライ
ズすると共に、コントローラ及びタイミングジェネレー
タに作用し、ライドデータレジスタ３２１．３２２の誤
ったアドレスに書込まれたデータの、メモリセルアレイ
への転送を制限する。

なお、第２のリセット信号５ＰＳＡは、１水平走査期間
（ＮＴＳＣ方式の場合約６３．５８μＳ）の間圧つづけ
るので、負荷容量の大きなライトアドレスポインタを確
実にイニシャライズすることができる。第２のリセット
信号５ＰＳＢは、リードアドレスポインタ内のアドレス
がずれた場合に発生し、リードアドレスポインタを直接
リセットし、イニシャライズすると共に、コントローラ
及びタイミングジェネレータに作用し、メモリセルから
リードデータレジスタ３５１．３５２へのデータ転送を
行わせる。また、第２のリセット信号５ＰＳＢにっても
１水平走査期間の間、出つづけるので負荷容量の大きな
リードアドレスポインタを確実にイニシャライズするこ
とができる。

次にライト用リセット回路４およびリード用リセット回
路５の回路構成と動作を第２図の回路図により説明する
。第２図において、ＤＦＦ　１〜ＤＦＦ４．ＤＦＦＩＩ
〜ＤＦＦ２０はＤ型フリップフロップ、ＡＮＤ　１〜Ａ
ＮＤ３はＡＮＤゲートを示す。ＤＦＦ　１・ＤＦＦ２・
ＡＮＤ　１は第１のリセット信号ＦＲ３を発生する第１
のリセット発生回路１であり、ＤＦＦＩＩ〜ＤＦＦ２０
・ＡＮＤ２・ＤＦＦ３は第１のパルス信号ＦＰＳを発生
するカウンタ回路２である。ＡＮＤ３・ＤＦＦ４は、第
１のリセット信号ＦＲ３と第１のパルス信号ＦＰＳを比
較して第２のリセット信号ＳＰＳを発生する第２のリセ
ット発生回路３である。次に第３図に示すタイミングチ
ャートを利用して、第２図に示す実施例回路の動作及び
各信号の役割りを説明する。第３図においてＷＣＫ（Ｒ
ＣＫ）は１水平走査期間内に９１０回発振する書込み（
続出し）のクロック信号である。ＨＤは外部より１水平
走査期間内に１回の割合で定期的に入力する水平同期信
号であり通常数クロック分の長さくハイレベル期間）を
有している。ＨＤＩ　　ＨＤ２は水平同期信号ＨＤをク
ロックＷＣＫ（ＲＣＫ）により同期化した信号であり、
ＨＤ２信号はＨＤと逆相で約ＩＷＣＫ　（ＲＣＫ）分遅
延している。ＦＲ３は第１のリセット信号であり、ＨＤ
Ｉ、ＨＤ２及びＷＣＫ　（ＲＣＫ）の各信号の論理積に
より発生している。ＦＲＳ信号は、アドレスポインタの
列アドレスを発生するカウンタ回路をリセットすると共
に、第２のリセット信号ＳＰＳを発生するための比較信
号として使用される。この信号は、各水平走査期間内の
ＷＣＫ（ＲＣＫ）信号の第０番めに定期的に発生する。

ＣＱＩ、ＣＱ２．ＣＱ３．・・・、ＣＱ９．ＣＱＩＯは
ＤＦＩＩ〜ＤＦ２０より成るカウンタ回路の出力信号で
それぞれＷＳＫ　（ＲＣＫ）信号の２倍。

４倍、８倍〜５１２倍、１０２４倍の周期で信号を出力
し、前述したようにライト（リード）アドレスポインタ
の列アドレス信号として使われる。

Ｃ９０９信号は、ＣＱＩ〜ＣＱＩＯの各信号の組合せに
より、ＷＣＫ　（ＲＣＫ）の９０９番めにハイレベルと
なる信号である。ＦＰＳ信号は第１のパルス信号であり
、Ｃ９０９信号をＷＣＫ（ＲＣＫ）信号により同期化し
、ＷＣＫ　（ＲＣＫ）の第０番めでハイレベルとなる。

この信号は、チップ内部で発生するライトくリード）ア
ドレスポインタのアドレス信号ＣＱ１〜ＣＱＩＯに基づ
て発生するため、このアドレス信号にずれを生じると、
ＦＲ８の発生装置もずれを生じる。ＦＰＳ信号は、第２
のリセット信号発生回路に入力し、第１のリセット信号
ＦＲ３と比較され後述する第２のリセット信号ＳＰＳを
発生させる。ＲＳ信号はＤＦＦ４のリセット信号であり
、第１のリセット信号ＦＲ３と第１のパルス信号ＦＰＳ
の論理積により発生する。ＳＰＳ信号は第２のリセット
信号として働くが、第３図のタイミングチャートと第２
図の回路例を参照にして説明する。第３図は回路が正常
に動作しており、特にライト（リード）アドレスポイン
タへの列アドレスを供給するカウンタ回路がアドレスず
れを起していない場合を示している。まず第１のリセッ
ト信号ＦＲ８信号に注目すると、この信号は水平同期信
号ＨＤとクロックＷＣＫ　（ＲＣＫ）信号の外部入力信
号に同期しており、１水平走査期間内のＷＣＫ　（ＲＣ
Ｋ）の第０番めに必ずハイレベルを出力する。第１のパ
ルス信号ＦＰＳは、カウンタ回路の出力ＣＱＩ〜ＣＱＩ
Ｏの信号に基づいて発生するなめ、第３図に示すように
、カウンタ回路がアドレスずれを起していない場合には
、ＷＣＫ　（ＲＣＫ）の第９０９番めに発生するＣ９０
９信号を入力するＤＦＦ３を通して、第０番めに必ずハ
イレベルを出力する。従ってＦＲ３信号とＦＰＳ信号を
入力する第２リセツト信号発生回路において、カウンタ
回路がアドレスずれを起していない場合には、両信号は
必ずＷＣＫ　（ＲＣＫ）の第０番めにハイレベルとなる
なめ、論理積を取ったＲ３信号も第０番めでハイレベル
となる。従ってＲ８信号がリセット端子に入力するＤＦ
Ｆ４はリセットされ、第２のリセット信号ＳＰＳ信号は
ロウレベルを出力し続ける。第２のリセット信号ＳＰＳ
は後述するが、ハイレベル信号により、負荷の大きなア
ドレスポインタを直接１水平走査期間の間リセットし続
けるので、この場合のようにロウレベルの間は、アドレ
スポイントをリセットせず、通常の動作を保証している
。次に第４図により、ライト（リード）アドレスポイン
タへアドレス信号を供給するカウンタ回路２が、デバイ
ス内部に加わるノイズ等によってアドレスがずれた場合
を説明する。第４図のＡは、水平同期信号の最後のパル
スＣ９０９がプラス方向に１つだけアドレスがずれた場
合を示し、第４図のＢはマイナス方向に少なくとも１つ
以上アドレスがずれた場合を示す。

ライト（リード）クロックＷＣＫ　（ＲＣＫ）と水平同
期信号ＨＤは連続して外部より入力し、その結果第１の
リセット信号ＦＲ３は、定期的にＷＣＫ　（ＲＣＫ）の
第０番目で発生する。第４図のＡに示すように、カウン
タ回路出力がプラス方向に１つだけずれた場合に０９０
９倍号は、ＷＣＫ（ＲＣＫ）の第９０８番目で発生し、
ＦＰＳ信号は第９０９番目で発生する。この結果ＦＲ３
とＦＰＳの論理積信号Ｒ３は発生せず、第２のリセット
信号ＳＰＳは、ＦＰＳの立上りエツジでハイレベルとな
り、Ｒ３信号が発生するまでハイレベルを保ち続ける。

また第４図のＢに示すように、カウンタ回路出力が一方
向に少なくとも１つ以上ずれた場合、Ｃ９０９信号は、
ＷＣＫ　（ＲＣＫ）の第９０９番目になってもハイレベ
ル信号を発生せず、この結果ＦＰＳ信号は、次の第０番
目でもハイレベルを発生しないことになる。この結果Ｆ
Ｒ８とＦＰＳの論理的信号は発生せず、第２のリセット
信号ＳＰＳは、ＦＰＳの立上りエツジでハイレベルとな
り、ＲＳ信号が発生するまでハイレベルを保ち続ける。

このように構成したリセット回路を前述のように行列２
次元方向にメモリセルを有するテレビジョン信号の画像
データのリセットに適用することにより、ライトアドレ
スポインタ内のアドレスがずれた場合、少くとも次の行
の書込みが制限されるが、その後の行においては、アド
レスがずれない限り、着実に正しい番地にデータを書込
むことが可能である。また、第１図において、第２のリ
セット信号５ＰＳＢは、リードアドレスポインタ内のア
ドレスがずれた場合に発生し、リードアドレスポインタ
を直接リセットし、イニシャライズすると共に、コント
ローラ及びタイミングジェネレータに作用し、メモリセ
ルから、リードデータレジスタ３５１．３５２へのデー
タ転送を行わせる。この第２のリセット信号５ＰＳＢは
、１水平走査期間中に出つづけるので、負荷容量の大き
なリードアドレスポインタを確実にイニシャライズする
ことができる。第２図に示す実施例の場合、定期的に発
生する第１のリセット信号ＦＲ３により、各水平走査ご
とにカウンタｒｌ＋！路はリセットされるため、リード
カラムアドレス＜、２、スタートアドレスにイニシャラ
イズされる。その＠Ｐ　ＣＫ信号により、カウンタ回路
２はインクリメントをはじめるが、第２のリセット信号
Ｓ」・ＳＢが出つづけるので、アドレスポインタは・ｊ
シシヤライズされ続け、次の水平走査期間においては、
確実に最初のアドレスから正しいデータを読出すことが
可能になる。またこの場合第２のリセット信号５ＰＳＢ
が出ている間に着実に次の行の読出しデータをリードデ
ータレジスタへ、前もって転送しておくことが充分可能
である。このように第１の実施例によれば、ライト／リ
ードアドレスポインタ内のアドレスがずれた場合、確実
にそのずれを検出でき、ライト／リードデータレジスタ
を経て、メモリセル内のデータをアクセスするような、
比較的転送期間が長く必要な回路形式であっても、充分
長くリセット期間が取れるため、次のラインにおいて、
正しいアドレス位置によるライト／リードが可能な半導
体メモリを提供することができる。

次に本発明の第２の実施例を第５図の回路図により説明
する。第２の実施例は第２図の第１の実施例とほぼ同じ
であるが、第２リセツト信号発生回路部をより単純化し
ている。ＲＳＦＦＩはＲＳ−フリップ７０ツブであり、
Ｓ端子とＲ端子に同時刻にパルス信号が入力した場合に
はＲ端子の方の信号が優先される。第３図、第４図によ
り説明したように、ＦＲ６信号はＷＣＫ　（ＲＣＫ）の
Ｏ番目でハイレベルとなりＳ端子に入力し、ＳＰＳ信号
をハイレベルに立上げようとする。しかし、カウンタ回
路が正常に動作していて、アドレスがずれていない場合
には、ＦＰＳ信号が同時にハイレベルとなるため、Ｒ８
信号がハイレベルとなりＲ端子に入力し、結果的にＳＰ
Ｓ信号のハイレベルの立上げを阻止する。アドレスがず
れた場合には、Ｒ８信号はハイレベルとならないために
ＳＰＳ信号は立上り、第４区に示すような動作が行われ
る。

〔発明の効果〕

以上説明したように本発明は、ライト用およびリード用
リセット回路を設けることにより、ライト／リードアド
レスポインタ内のアドレスがずれた場合に確実にそのず
れを検出でき、ライト／リードデータレジスタを経て、
メモリセル内のデータをアクセスするような比較的転送
期間が長く必要な回路形式であっても、充分長くリセッ
ト期間が取れるために次のラインにおいて、正しいアド
レス位置によるライト／リードが可能な半導体メモリを
提供できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の実施例の要部の回路図、第３図および第４図は
第１の実施例の動作を示すタイミングチャート、第５ズ
は本発明の第２の実施例の要部の回路図、第６図は従来
の半導体メモリのブロック図である。１・・・第１のリセット発生回路、２・・・カウンタ回
路、３・・・第２のリセット発生回路、４・・・ライト
用リセット回路、５・・・リード用リセット回路、３１
０・・・メモリセルアレイ、３２１，３２２・・・ライ
トデータレジスタ、３３１，３３２・・・ライトアドレ
スポインタ、３４１，３４２・・・データ入力バッファ
、３５１，３５２・・・リードデータレジスタ、３６１
Ａ、３６２Ａ・・・リードアドレスポインタ、３８１・
・・ライトアドレスカウンタ、３８２・・・リードアド
レスカウンタ、３８３・・・リフレッシュアドレスカウ
ンタ、３９１Ａ・・・コントローラタイミングジェネレ
ータ、３９２・・・リフレッシュタイマ、ＤＦＦＩ、Ｄ
ＦＦ２．ＤＦＦ３゜ＤＦＦ４．ＤＦＦＩ　１．ＤＦＦＩ
２．ＤＦＦＩ３゜ＤＦＦＩ９．ＤＦＦ２０−、Ｄ型フリ
ッフフロッフ、ＡＮＤＩ、ＡＮＤ２．ＡＮＤ３・・・Ａ
ＮＤゲート、ＷＣＫ・・・ライトクロック、ＲＣＫ・・
・リードクロック、ＨＤ・・・水平同期信号、ＨＤＩ、
ＨＤ２・・・水平同期信号内部信号、ＦＲ３・・・第１
のリセット信号、Ｃ９０９・・・カウンタ回路の発生信
号、ＦＰＳ・・・パルス信号、Ｒ３・・・リセット信号
、ｓＰｓ・・・第２のリセット信号。

Claims

【特許請求の範囲】１、テレビジョン信号を記憶する半導体メモリのリセッ
ト回路であって、外部から入力する水平同期信号にもと
づいて、書き込み又は読み出しクロックの０サイクル目
に第１のリセット信号を出力する第１のリセット回路と
、前記第１のリセット信号で前記クロックの計数を開始
し、クロック信号が規定回数に達するとパルス信号を出
力するカウンタ回路と、前記第１のリセット信号と前記
パルス信号との時間的位置を比較し、不一致の場合にこ
のずれが回復するまで少なくとも一水平走査期間中に第
２のリセット信号を発生する第２のリセット回路とを有
することを特徴とする半導体メモリのリセット回路。２、前記第１および第２のリセット回路がテレビジョン
信号の水平走査期間の画像データを１／ｌ（ｌは整数）
単位で配列されたメモリアレイへ書き込み読み出しの初
期化を行うためのリセット信号を発生することを特徴と
する請求項１記載の半導体メモリのリセット回路。