JPH04154174A - 高耐圧薄膜トランジスタ - Google Patents
高耐圧薄膜トランジスタInfo
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- JPH04154174A JPH04154174A JP2277810A JP27781090A JPH04154174A JP H04154174 A JPH04154174 A JP H04154174A JP 2277810 A JP2277810 A JP 2277810A JP 27781090 A JP27781090 A JP 27781090A JP H04154174 A JPH04154174 A JP H04154174A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、プリンタヘッド、エレクトロルミネッセンス
デイスプレィ等の駆動用に利用される薄膜トランジスタ
に係り、特に高耐圧であってトランジスタ特性を向上さ
せることができる高耐圧薄膜トランジスタに関する。
デイスプレィ等の駆動用に利用される薄膜トランジスタ
に係り、特に高耐圧であってトランジスタ特性を向上さ
せることができる高耐圧薄膜トランジスタに関する。
（従来の技術）
従来の高耐圧薄膜トランジスタの構成について、第６図
の従来の薄膜トランジスタの断面説明図を使って説明す
る。
の従来の薄膜トランジスタの断面説明図を使って説明す
る。
第６図に示すようにガラス等の基板１上にクロム（Ｃ「
）等で形成されたゲート電極２と、該ゲート電極２を被
覆するシリコン窒化膜（ＳｉＮｘ）のゲート絶縁膜３と
、該ゲート絶縁膜３上に被着されたアモルファスシリコ
ン（ａ−Ｓｉ）の第１アモルファス半導体層４と、上記
ゲート電極２部分の上部に設けられた第１アモルファス
半導体層４を保護するためのＳｉＮｘのチャネル保護膜
５と、上記第１アモルファス半導体活性層４上に設けら
れ高濃度の不純物が混入されたオーミックコンタクト用
のｎ＋アモルファスシリコン（ｎ” ａ−５ｉ）の第２
アモルファス半導体層６と、該第２アモルファス半導体
層６上に設けられるアルミニウム（ＡＩ）の配線用金属
層８が上記第２アモルファス半導体層６へ拡散するのを
防止するクロム（Ｃｒ）の拡散防止層７か形成され、チ
ャネル保護膜５で分割形成された第２アモルファス半導
体層６、拡散防止層７、配線用金属層８がそれぞれソー
ス電極９、ドレイン電極１０を構成しており、通常「逆
スタガー型」と称されるものが知られている。
）等で形成されたゲート電極２と、該ゲート電極２を被
覆するシリコン窒化膜（ＳｉＮｘ）のゲート絶縁膜３と
、該ゲート絶縁膜３上に被着されたアモルファスシリコ
ン（ａ−Ｓｉ）の第１アモルファス半導体層４と、上記
ゲート電極２部分の上部に設けられた第１アモルファス
半導体層４を保護するためのＳｉＮｘのチャネル保護膜
５と、上記第１アモルファス半導体活性層４上に設けら
れ高濃度の不純物が混入されたオーミックコンタクト用
のｎ＋アモルファスシリコン（ｎ” ａ−５ｉ）の第２
アモルファス半導体層６と、該第２アモルファス半導体
層６上に設けられるアルミニウム（ＡＩ）の配線用金属
層８が上記第２アモルファス半導体層６へ拡散するのを
防止するクロム（Ｃｒ）の拡散防止層７か形成され、チ
ャネル保護膜５で分割形成された第２アモルファス半導
体層６、拡散防止層７、配線用金属層８がそれぞれソー
ス電極９、ドレイン電極１０を構成しており、通常「逆
スタガー型」と称されるものが知られている。
そして、ドレイン電極１０に高い電圧が掛かる場合に対
応して、ゲート電極２上部のチャネル領域（領域長Ｌｌ
）に加えてゲート電極２とドレイン電極１０の間にオフ
セット領域（領域長Ｌ２）を設けることによって抵抗を
高め、高耐圧薄膜トランジスタとしていた。
応して、ゲート電極２上部のチャネル領域（領域長Ｌｌ
）に加えてゲート電極２とドレイン電極１０の間にオフ
セット領域（領域長Ｌ２）を設けることによって抵抗を
高め、高耐圧薄膜トランジスタとしていた。
（発明が解決しようとする課題）
しかしながら、上記従来の高耐圧薄膜トランジスタでは
、静電プロッター等のインバータとして３００Ｖ以上の
高電圧で駆動する高耐圧薄膜トランジスタについて、そ
のチャネル領域長Ｌ１とオフセット領域長Ｌ２の最適化
が十分検討されておらず、高耐圧薄膜トランジスタの特
性を更に向上させることができないとの問題点があった
。
、静電プロッター等のインバータとして３００Ｖ以上の
高電圧で駆動する高耐圧薄膜トランジスタについて、そ
のチャネル領域長Ｌ１とオフセット領域長Ｌ２の最適化
が十分検討されておらず、高耐圧薄膜トランジスタの特
性を更に向上させることができないとの問題点があった
。
本発明は上記実情に鑑みて為されたもので、実用上３０
０Ｖ〜５００ｖ駆動が可能な高耐圧薄膜トランジスタで
あって、チャネル領域長とオフセット領域長が最適化さ
れた高耐圧薄膜トランジスタを提供することを目的とす
る。
０Ｖ〜５００ｖ駆動が可能な高耐圧薄膜トランジスタで
あって、チャネル領域長とオフセット領域長が最適化さ
れた高耐圧薄膜トランジスタを提供することを目的とす
る。
（課題を解決するための手段）
上記従来例の問題点を解決するための本発明は、基板上
にゲート電極、ゲート絶縁膜、第１アモルファス半導体
層、チャネル保護膜が形成され、前記チャネル保護膜を
挟んでソース電極とドレイン電極としての第２アモルフ
ァス半導体層、拡散防止層、金属層が形成され、前記ソ
ース電極側の前記チャネル保護膜の端部から前記ドレイ
ン電極側の前記ゲート電極の端部までの領域をチャネル
領域とし、前記ドレイン電極側の前記チャネル保護膜の
端部から前記ドレイン電極側の前記ゲート電極の端部ま
での領域をオフセット領域とする高耐圧薄膜トランジス
タにおいて、前記チャネル領域の領域長を１４〜２０μ
ｍ、前記オフセット領域の領域長を２０〜３０μｍとし
たことを特徴としている。
にゲート電極、ゲート絶縁膜、第１アモルファス半導体
層、チャネル保護膜が形成され、前記チャネル保護膜を
挟んでソース電極とドレイン電極としての第２アモルフ
ァス半導体層、拡散防止層、金属層が形成され、前記ソ
ース電極側の前記チャネル保護膜の端部から前記ドレイ
ン電極側の前記ゲート電極の端部までの領域をチャネル
領域とし、前記ドレイン電極側の前記チャネル保護膜の
端部から前記ドレイン電極側の前記ゲート電極の端部ま
での領域をオフセット領域とする高耐圧薄膜トランジス
タにおいて、前記チャネル領域の領域長を１４〜２０μ
ｍ、前記オフセット領域の領域長を２０〜３０μｍとし
たことを特徴としている。
（作用）
本発明によれば、ソース電極側のチャネル保護膜の端部
からドレイン電極側のゲート電極の端部までの領域（チ
ャネル領域）の領域長を１４〜２０μｍとし、ドレイン
電極側のチャネル保護膜の端部からドレイン電極側のゲ
ート電極の端部までの領域（オフセット領域）の領域長
を２０〜３０μｍとして、チャネル領域長とオフセット
領域長を最適化した高耐圧薄膜トランジスタとしている
ので、良好なトランジスタ特性を得ることができ、イン
バータのＨＩＧＨ／ＬＯＷ比を大きく取ることができる
。
からドレイン電極側のゲート電極の端部までの領域（チ
ャネル領域）の領域長を１４〜２０μｍとし、ドレイン
電極側のチャネル保護膜の端部からドレイン電極側のゲ
ート電極の端部までの領域（オフセット領域）の領域長
を２０〜３０μｍとして、チャネル領域長とオフセット
領域長を最適化した高耐圧薄膜トランジスタとしている
ので、良好なトランジスタ特性を得ることができ、イン
バータのＨＩＧＨ／ＬＯＷ比を大きく取ることができる
。
（実施例）
本発明の一実施例について、図面を参照しながら説明す
る。
る。
第１図は、本発明の一実施例に係る高耐圧薄膜トランジ
スタの断面説明図である。第６図と同様の構成をとる部
分については、同じ符号を付して説明する。
スタの断面説明図である。第６図と同様の構成をとる部
分については、同じ符号を付して説明する。
本実施例の高耐圧薄膜トランジスタは、第１図に示すよ
うに、ガラス等の基板１上にクロム（Ｃｒ）等で形成さ
れたゲート電極２と、該ゲート電極２を被覆するシリコ
ン窒化膜（Ｓ １Ｎｘ）のゲート絶縁膜３と、該ゲート
絶縁膜３上に被着されたアモルファスシリコン（ａ−Ｓ
ｉ）の第１アモルファス半導体層４と、上記ゲート電極
２部分の上部に設けられた第１アモルファス半導体層４
を保護するためのＳｉＮｘのチャネル保護膜５と、上記
第１アモルファス半導体層４上に設けられた高濃度の不
純物が混入されたオーミックコンタクト用のｎ＋アモル
ファスシリコン（ｎ”ａ−５ｉ）の第２アモルファス半
導体層６と、該第２アモルファス半導体層６上に設けら
れるアルミニウム（ＡＩ）の配線用金属層８が上記第２
アモルファス半導体層６へ拡散するのを防止するクロム
（Ｃｒ）の拡散防止層７か形成され、チャネル保護膜５
て分割形成された第２アモルファス半導体層６、拡散防
止層７、配線用金属層８かそれぞれソース電極９、トレ
イン電極１０を構成しており、「逆スタガー型」となっ
ている。
うに、ガラス等の基板１上にクロム（Ｃｒ）等で形成さ
れたゲート電極２と、該ゲート電極２を被覆するシリコ
ン窒化膜（Ｓ １Ｎｘ）のゲート絶縁膜３と、該ゲート
絶縁膜３上に被着されたアモルファスシリコン（ａ−Ｓ
ｉ）の第１アモルファス半導体層４と、上記ゲート電極
２部分の上部に設けられた第１アモルファス半導体層４
を保護するためのＳｉＮｘのチャネル保護膜５と、上記
第１アモルファス半導体層４上に設けられた高濃度の不
純物が混入されたオーミックコンタクト用のｎ＋アモル
ファスシリコン（ｎ”ａ−５ｉ）の第２アモルファス半
導体層６と、該第２アモルファス半導体層６上に設けら
れるアルミニウム（ＡＩ）の配線用金属層８が上記第２
アモルファス半導体層６へ拡散するのを防止するクロム
（Ｃｒ）の拡散防止層７か形成され、チャネル保護膜５
て分割形成された第２アモルファス半導体層６、拡散防
止層７、配線用金属層８かそれぞれソース電極９、トレ
イン電極１０を構成しており、「逆スタガー型」となっ
ている。
そして、ドレイン電極１０に高い電圧がかかる場合に対
応して、ゲート電極２上部のチャネル領域（領域長Ｌｌ
）に加えて、ゲート電極２とドレイン電極１０の間にオ
フセット領域（領域長Ｌ２）を設けることによって抵抗
を高めて、高耐圧薄膜トランジスタとするものである。
応して、ゲート電極２上部のチャネル領域（領域長Ｌｌ
）に加えて、ゲート電極２とドレイン電極１０の間にオ
フセット領域（領域長Ｌ２）を設けることによって抵抗
を高めて、高耐圧薄膜トランジスタとするものである。
本実施例のチャネル領域とは、ソース電極９側のチャネ
ル保護膜５の端部からドレイン電極１０側のゲート電極
２の端部までの領域をいい、オフセット領域とは、トレ
イン電極１０側のチャネル保護膜５の端部からドレイン
電極１０側のゲート電極２の端部までの領域をいう。
ル保護膜５の端部からドレイン電極１０側のゲート電極
２の端部までの領域をいい、オフセット領域とは、トレ
イン電極１０側のチャネル保護膜５の端部からドレイン
電極１０側のゲート電極２の端部までの領域をいう。
次に、本実施例の高耐圧薄膜トランジスタの製造方法に
ついて説明する。
ついて説明する。
まず、ガラス等の基板１上に約５００Ａ程度にＣｒを蒸
着する。フォトリソプロセスを経てゲート電極２を形成
する。その上部にブラスマＣＶＤ（Ｐ−ＣＶＤ）法によ
りゲート絶縁膜３としてＳｉＮｘを約３０００Ａ程度、
第１アモルファス半導体層４としてａ−５ｉを約５００
Ａ程度、チャネル保護膜５としてのＳｉＮｘを約１５０
０Ａ程度で連続着膜する。
着する。フォトリソプロセスを経てゲート電極２を形成
する。その上部にブラスマＣＶＤ（Ｐ−ＣＶＤ）法によ
りゲート絶縁膜３としてＳｉＮｘを約３０００Ａ程度、
第１アモルファス半導体層４としてａ−５ｉを約５００
Ａ程度、チャネル保護膜５としてのＳｉＮｘを約１５０
０Ａ程度で連続着膜する。
この上部にレジストを塗布し、露光・現像してレジスト
パターンを形成し、当該レジストバタンに従ってチャネ
ル保護膜５のパターンを形成する。この場合、チャネル
領域長とオフセット領域を計算してチャネル保護膜２５
のサイズを決めるものとする。
パターンを形成し、当該レジストバタンに従ってチャネ
ル保護膜５のパターンを形成する。この場合、チャネル
領域長とオフセット領域を計算してチャネル保護膜２５
のサイズを決めるものとする。
この上部に第２アモルファス半導体層６・とじて、フォ
スフインがドープされたｎ＋アモルファスシリコン（ｎ
”ａ−３ｉ）をＰ−ＣＶＤ法により約１０００Ａ程度着
膜する。この上部に拡散防止層７となるＣｒを約１５０
０Ａ程度蒸着する。その上にフォトレジストを塗布し、
チャネル保護膜５の上部を開けるようにレジストパター
ンを形成し、拡散防止層７のＣｒと第２アモルファス半
導体層６のｎ”ａ−３ｉのエツチングを行う。
スフインがドープされたｎ＋アモルファスシリコン（ｎ
”ａ−３ｉ）をＰ−ＣＶＤ法により約１０００Ａ程度着
膜する。この上部に拡散防止層７となるＣｒを約１５０
０Ａ程度蒸着する。その上にフォトレジストを塗布し、
チャネル保護膜５の上部を開けるようにレジストパター
ンを形成し、拡散防止層７のＣｒと第２アモルファス半
導体層６のｎ”ａ−３ｉのエツチングを行う。
その上に、アルミニウム（ＡＩ）の配線用金属層８をＤ
Ｃマグネトロンスパッタにより約１μｍ程度着膜し、そ
の上にフォトレジストを塗布する。
Ｃマグネトロンスパッタにより約１μｍ程度着膜し、そ
の上にフォトレジストを塗布する。
チャネル保護膜５の上部中央部を開けるように、上記配
線用金属層８をフォトリソ工程とエツチング工程でパタ
ーニングし、エツチングして、ドレイン電極１０とソー
ス電極９の形状を形成する。
線用金属層８をフォトリソ工程とエツチング工程でパタ
ーニングし、エツチングして、ドレイン電極１０とソー
ス電極９の形状を形成する。
このようにして、本実施例の高耐圧薄膜トランジスタが
製造される。
製造される。
次に、３００ｖ〜５００Ｖの高電圧における高耐圧薄膜
トランジスタにおけるチャネル領域長Ｌ１とオフセット
領域長Ｌ２の最適化について、第２図〜第５図を使って
説明する。
トランジスタにおけるチャネル領域長Ｌ１とオフセット
領域長Ｌ２の最適化について、第２図〜第５図を使って
説明する。
第２図は、ＯＮ、ＯＦＦ電流値のＬ２依存性を示した図
で、ソース電極９とドレイン電極１０の間に４００■の
電圧を印加した場合に、オフセット領域長Ｌ２を可変と
した時のゲート電極２の電圧（Ｖｇ）を２０Ｖとした場
合（７）ＯＮ電流（ＩＯＮ）の変化を第２図上部の折線
に示し、ゲート電極２の電圧（Ｖ ｇ）をＯｖとした場
合のＯＦＦ電流（Ｉ ＯＦＦ ）の変化を第２図下部の
点線に示している。第２図では、チャネル領域長Ｌｌ−
１７μｍ、チャネル幅Ｗ−３５２μｍとしている。
で、ソース電極９とドレイン電極１０の間に４００■の
電圧を印加した場合に、オフセット領域長Ｌ２を可変と
した時のゲート電極２の電圧（Ｖｇ）を２０Ｖとした場
合（７）ＯＮ電流（ＩＯＮ）の変化を第２図上部の折線
に示し、ゲート電極２の電圧（Ｖ ｇ）をＯｖとした場
合のＯＦＦ電流（Ｉ ＯＦＦ ）の変化を第２図下部の
点線に示している。第２図では、チャネル領域長Ｌｌ−
１７μｍ、チャネル幅Ｗ−３５２μｍとしている。
第２図によると、オフセット領域長Ｌ２が２０〜３０μ
ｍを境として、それ以上になると、ＯＮ電流（ＩＯＮ）
が下降し、またＬ２が２０μｍ以上になると、ＯＦＦ電
流（Ｉ ＯＦＦ ）が減少して一定となり、Ｌ２が２０
μｍ以下だと、ＯＦＦ電流（Ｉ ＯＦＦ ）が増加する
ことがわかる。従って、オフセット領域長Ｌ２を２０〜
３０μｍと設定するのが適当である。
ｍを境として、それ以上になると、ＯＮ電流（ＩＯＮ）
が下降し、またＬ２が２０μｍ以上になると、ＯＦＦ電
流（Ｉ ＯＦＦ ）が減少して一定となり、Ｌ２が２０
μｍ以下だと、ＯＦＦ電流（Ｉ ＯＦＦ ）が増加する
ことがわかる。従って、オフセット領域長Ｌ２を２０〜
３０μｍと設定するのが適当である。
第３図は、ストレス後におけるトランジスタのＯＮ抵抗
値（Ｒｔ）のＬ１依存性を示した図で、チャネル領域長
Ｌ１を可変とした場合、高耐圧薄膜トランジスタのソー
ス電極９とドレイン１０の間に４００ｖの電圧を３０分
掛けて、トランジスタをＯＦＦ状態としてストレスを与
えた後のトランジスタのＯＮ抵抗値（Ｒｔ）を示してい
る。第３図では、オフセット領域長Ｌ２−２５μｍ１チ
ャネル幅Ｗ−３５２μｍとしている。
値（Ｒｔ）のＬ１依存性を示した図で、チャネル領域長
Ｌ１を可変とした場合、高耐圧薄膜トランジスタのソー
ス電極９とドレイン１０の間に４００ｖの電圧を３０分
掛けて、トランジスタをＯＦＦ状態としてストレスを与
えた後のトランジスタのＯＮ抵抗値（Ｒｔ）を示してい
る。第３図では、オフセット領域長Ｌ２−２５μｍ１チ
ャネル幅Ｗ−３５２μｍとしている。
第３図によると、チャネル領域長Ｌ１を長くすると、Ｒ
ｔは減少して、１７μｍ以上では小さく一定となること
がわかる。従って、ストレステストによりチャネル領域
長Ｌ１を１７μｍ以上と設定するのが適当であるが、ト
ランジスタの高密度化を考えるとチャネル領域長Ｌ１は
、できる限り小さい方が好ましい。
ｔは減少して、１７μｍ以上では小さく一定となること
がわかる。従って、ストレステストによりチャネル領域
長Ｌ１を１７μｍ以上と設定するのが適当であるが、ト
ランジスタの高密度化を考えるとチャネル領域長Ｌ１は
、できる限り小さい方が好ましい。
以上の説明より、最適値はチャネル領域長Ｌ１が１７μ
ｍ１オフセツト領域長Ｌ２が２５μｍとなり、アロワン
スを見込むと、Ｌｌが１４〜２０μｍ５Ｌ２が２０〜３
０μｍとなる。
ｍ１オフセツト領域長Ｌ２が２５μｍとなり、アロワン
スを見込むと、Ｌｌが１４〜２０μｍ５Ｌ２が２０〜３
０μｍとなる。
チャネル領域長Ｌ１を１７μｍ１オフセツト領域長Ｌ２
を２５μｍと最適化した時のゲート電圧（Ｖｇ） ・
ドレイン電流（Ｉｄｓ）特性を示したのが第４図で、ゲ
ート電圧（Ｖｇ）を６ｖ、１０Ｖ、１５Ｖとした時のド
レイン電圧（ＶｄＳ）ドレイン電流（Ｉｄｓ）特性を示
したのが第５図である。
を２５μｍと最適化した時のゲート電圧（Ｖｇ） ・
ドレイン電流（Ｉｄｓ）特性を示したのが第４図で、ゲ
ート電圧（Ｖｇ）を６ｖ、１０Ｖ、１５Ｖとした時のド
レイン電圧（ＶｄＳ）ドレイン電流（Ｉｄｓ）特性を示
したのが第５図である。
第４図及び第５図から、デバイスのパラメータを最適化
した高耐圧薄膜トランジスタは、良好なトランジスタ特
性を示すことがわかる。
した高耐圧薄膜トランジスタは、良好なトランジスタ特
性を示すことがわかる。
また、この最適値を有する高耐圧薄膜トランジスタは、
５００Ｖまて動作させても、良好なトランジスタ特性を
得ることができる。
５００Ｖまて動作させても、良好なトランジスタ特性を
得ることができる。
尚、本実施例の高耐圧薄膜トランジスタの構成は、「ス
タガー型」のトランジスタにも適用できる。
タガー型」のトランジスタにも適用できる。
本実施例によれば、実用上３００Ｖ〜５００Ｖの高電圧
で駆動する高耐圧薄膜トランジスタのチャネル領域長Ｌ
１を１４〜２０μｍ、オフセット領域長Ｌ２を２０〜３
０μｍと設定してチャネル領域長Ｌ１とオフセット領域
長Ｌ２を最適化しているので、高耐圧状況において良好
なトランジスタ特性を得ることができ、インバータのＨ
ＩＧＨ／ＬＯＷ比を大きく取ることができる効果がある
。
で駆動する高耐圧薄膜トランジスタのチャネル領域長Ｌ
１を１４〜２０μｍ、オフセット領域長Ｌ２を２０〜３
０μｍと設定してチャネル領域長Ｌ１とオフセット領域
長Ｌ２を最適化しているので、高耐圧状況において良好
なトランジスタ特性を得ることができ、インバータのＨ
ＩＧＨ／ＬＯＷ比を大きく取ることができる効果がある
。
（発明の効果）
本発明によれば、ソース電極側のチャネル保護膜の端部
からドレイン電極側のゲート電極の端部までの領域（チ
ャネル領域）の領域長を１４〜２０μｍとし、ドレイン
電極側のチャネル保護膜の端部からドレイン電極側のゲ
ート電極の端部までの領域（オフセット領域）の領域長
を２０〜３０μｍとして、チャネル領域長とオフセット
領域長を最適化した高耐圧薄膜トランジスタとしている
ので、良好なトランジスタ特性を得ることかでき、イン
バータのＨＩＧＨ／ＬＯＷ比を大きく取ることができる
効果がある。
からドレイン電極側のゲート電極の端部までの領域（チ
ャネル領域）の領域長を１４〜２０μｍとし、ドレイン
電極側のチャネル保護膜の端部からドレイン電極側のゲ
ート電極の端部までの領域（オフセット領域）の領域長
を２０〜３０μｍとして、チャネル領域長とオフセット
領域長を最適化した高耐圧薄膜トランジスタとしている
ので、良好なトランジスタ特性を得ることかでき、イン
バータのＨＩＧＨ／ＬＯＷ比を大きく取ることができる
効果がある。
第１図は本発明の一実施例に係る高耐圧薄膜トランジス
タの断面説明図、第２図はＯＮ、ＯＦＦ電流値のＬ２依
存性を示した図、第３図はストレス後におけるトランジ
スタのＯＮ抵抗値（Ｒｔ）のＬ１依存性を示した図、第
４図は最適化されたデバイスパラメータ値を用いた高耐
圧薄膜トランジスタのゲート電圧・ドレイン電流特性を
示した図、第５図は最適化されたデバイスパラメータ値
を用いた高耐圧薄膜トランジスタのドレイン電圧・ドレ
イン電流特性を示した図、第６図は従来の高耐圧薄膜ト
ランジスタの断面説明図である。 １・・・・・・基板 ２−・・・・・第１ゲート電極 ３・・・・・・ゲート絶縁膜 ４・・・・・第１アモルファス半導体層５・・・・・・
チャネル保護膜 ６・・・・・・第２アモルファス半導体層７・・・・・
・拡散防止層 ８・・・・・・配線用金属層 ９・・・・・・ソース電極 １０・・・ドレイン電極
タの断面説明図、第２図はＯＮ、ＯＦＦ電流値のＬ２依
存性を示した図、第３図はストレス後におけるトランジ
スタのＯＮ抵抗値（Ｒｔ）のＬ１依存性を示した図、第
４図は最適化されたデバイスパラメータ値を用いた高耐
圧薄膜トランジスタのゲート電圧・ドレイン電流特性を
示した図、第５図は最適化されたデバイスパラメータ値
を用いた高耐圧薄膜トランジスタのドレイン電圧・ドレ
イン電流特性を示した図、第６図は従来の高耐圧薄膜ト
ランジスタの断面説明図である。 １・・・・・・基板 ２−・・・・・第１ゲート電極 ３・・・・・・ゲート絶縁膜 ４・・・・・第１アモルファス半導体層５・・・・・・
チャネル保護膜 ６・・・・・・第２アモルファス半導体層７・・・・・
・拡散防止層 ８・・・・・・配線用金属層 ９・・・・・・ソース電極 １０・・・ドレイン電極
Claims (1)
- 【特許請求の範囲】 基板上にゲート電極、ゲート絶縁膜、第１アモルファ
ス半導体層、チャネル保護膜が形成され、前記チャネル
保護膜を挟んでソース電極とドレイン電極としての第２
アモルファス半導体層、拡散防止層、金属層が形成され
、前記ソース電極側の前記チャネル保護膜の端部から前
記ドレイン電極側の前記ゲート電極の端部までの領域を
チャネル領域とし、前記ドレイン電極側の前記チャネル
保護膜の端部から前記ドレイン電極側の前記ゲート電極
の端部までの領域をオフセット領域とする高耐圧薄膜ト
ランジスタにおいて、 前記チャネル領域の領域長を１４〜２０μｍ、前記オフ
セット領域の領域長を２０〜３０μｍとしたことを特徴
とする高耐圧薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277810A JP2646829B2 (ja) | 1990-10-18 | 1990-10-18 | 高耐圧薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277810A JP2646829B2 (ja) | 1990-10-18 | 1990-10-18 | 高耐圧薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154174A true JPH04154174A (ja) | 1992-05-27 |
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|---|---|---|---|---|
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Citations (4)
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|---|---|---|---|---|
| JPS58115864A (ja) * | 1981-12-28 | 1983-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS63221677A (ja) * | 1987-03-10 | 1988-09-14 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS63226071A (ja) * | 1987-03-16 | 1988-09-20 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0283941A (ja) * | 1988-09-21 | 1990-03-26 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
-
1990
- 1990-10-18 JP JP2277810A patent/JP2646829B2/ja not_active Expired - Fee Related
Patent Citations (4)
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| Publication number | Publication date |
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| JP2646829B2 (ja) | 1997-08-27 |
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