JPH03291973A

JPH03291973A - 薄膜半導体装置

Info

Publication number: JPH03291973A
Application number: JP2092142A
Authority: JP
Inventors: Masanori Hirota; 広田　匡紀; Naoyuki Sugiura; 杉浦　直幸
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1990-04-09
Filing date: 1990-04-09
Publication date: 1991-12-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば、密着型イメージセンサ、エレクトロ
ルミネッセンスデイスプレィ、液晶デイスプレィ等の駆
動用に利用される薄膜半導体装置に係り、特に、その高
集積化が図れ、かつ、高速で大電流駆動が可能な薄膜半
導体装置の改良に関するものである。

Ｃ従来の技術〕この種の薄膜半導体装置としては、第７図に示すように
、ガラス基板（ａ）と、このガラス基板（ａ）上に形成
されたゲート電極（Ｇ）と、このゲート電極（Ｇ）を被
覆するゲート絶縁膜（ｂ）と、このゲート絶縁膜（ｂ）
上に設けられ活性層を構成する半導体層（ｃ）と、この
半導体層（Ｃ）上のゲート電極（Ｇ）に対応する部位に
設けられ上記半導体層（ｃ）を保護するための保護絶縁
膜（ｄ）と、上記半導体層（Ｃ）の両端部に設けられた
オーミック接触形成層（ｅ）（ｅ）と、このオーミック
接触形成層（ｅ）（ｅ）を介し上記半導体層（Ｃ）に接
続されたソース・ドレイン電極（Ｓ）（Ｄ）とでその主
要部を構成するＭＯＳ型の薄膜半導体装置が広く知られ
ている。

そして、この薄膜半導体装置においては、上記ソース・
ドレイン電極（Ｓ）（Ｄ）間にドレイン電圧（ＶＤ　）
を印加し、かつ、ゲート電極（Ｇ）にゲート電圧（Ｖｃ
　）を印加することで活性層である半導体層（Ｃ）にチ
ャンネルが形成されＯＮ状態となってドレイン電流（Ｉ
、）が流れる一方、ゲート電圧（Ｖ６）を下げるに従い
上記チャンネルが形威されなくなりＯＦＦ状態になって
ドレイン電流（Ｉ、）が流れなくなるもので、第９図〜
第１１図に示すような密着型イメージセンサ等の駆動用
に利用されているものである。

〔発明が解決しようとする課題〕

ところで、この種の薄膜半導体装置においてチャンネル
の形成された半導体層（Ｃ）中にドレイン電流（Ｉ、）
を流す場合、上記半導体層（Ｃ）の抵抗が小さい程、す
なわち、第７図に示すように半導体層（Ｃ）中に形成さ
れるチャンネル長（Ｌ）が短く、また、そのチャンネル
幅（Ｗ）が広い程大きなドレイン電流（Ｉ、）が得られ
るものであった。

しかしながら、上記チャンネル長（Ｌ）を小さく設定す
るにしても、従来の加ニレベルでは８〜ｌＯμｍ程度が
限界となるため、大きなドレイン電流（ｒｏ）を求める
場合にはチャンネル幅（Ｗ）を大きく設定せざるを得な
かった。

このため、薄膜半導体装置のソース・ドレイン方向と直
行する方向の寸法、すなわち、その幅寸法が大きくなっ
て高集積化を図る上で大きな妨げとなる問題点があった
。

また、この薄膜半導体装置を上述した密着型イメージセ
ンサ等に適用した場合、第９図及び第Ｕ図に示すように
上記ゲート電極（Ｇ）とこの電極と平行に配設された配
線部（ｆ）とを接続するための接続領域（ｇ）は、半導
体層（Ｃ）や保護絶縁膜（ｄ）に遮られて薄膜半導体装
置（ｈ）上に形威できず各薄膜半導体装置（ｈ）間に形
威せざるを得なくなるため、その分、これ等薄膜半導体
装置（ｈ）に取付けられたフォトセンサ（ｉ）の配列方
向、すなわち、α方向の高集積化が図れなくなる問題点
があった。

更に、チャンネル長（Ｌ）が長く、かつ、低集積度の構
造であると、その高速応答性が悪くなって高速駆動にも
支障を来す問題点があった。

〔課題を解決するための手段〕

本発明は以上のような問題点に着目してなされたもので
、その課題とするところは、高集積化が図れ、かつ、高
速で大電流駆動が可能な薄膜半導体装置を提供すること
にある。

すなわち本発明は、絶縁性基板に設けられた半導体層を活性層とするＭＯＳ
型の薄膜半導体装置を前提とし、絶縁性基板と、この基板上に互いに積層され、かつ、両者間に絶縁層が
介装されたソース・ドレイン電極と、上記絶縁層とソー
ス・ドレイン電極とで構成される積層部に開設され、そ
の開口内壁面に基板側方向内側へ向かう勾配を有する開
口部と、この開口部の内壁面に一様に積層され上記活性
層を構成する半導体層と、この半導体層上に一様に積層されたゲート絶縁層と、このゲート絶縁層上に一様に積層されたゲート電極、とを備えることを特徴とするものである。

このような技術的手段において上記絶縁性基板を構成す
る材料としては、ガラス、石英、セラミックス等が利用
でき、また、この絶縁性基板上に積層され絶縁層とで積
層部を構成するソース・ドレイン電極、及び、上記積層
部に設けられた開口部内壁面に積層されるゲート電極と
しては、銅、クロム、チタン、タンタル、タングステン
、モリブデン、ニッケル、ニッケルクロム合金、チタン
タングステン合金、窒化チタン等の導電性材料が適用で
きる。

また、上記開口部内壁面に一様に積層され活性層を構成
する半導体層としては、アモルファスシリコン、ポリシ
リコン等が利用でき、また、上記ソース・ドレイン電極
間に介装される絶縁層、及び、半導体層とゲート電極間
に介装されるゲート絶縁層としては、窒化シリコン（Ｓ
ｔＮ、　）　、酸化シリコン（Ｓｉｎ、　）等が適用可
能である。

更に、上記ソース・ドレイン電極と半導体層とのオーミ
ック接触を図るため、上記絶縁層とソース・ドレイン電
極間にオーミック接触形成層を介装してもよく、この積
層材料として、ガリウム、ボロン、インジウム等３価の
原子、又は、リン、アンチモン、ひ素等５価の原子が混
入されたアモルファスシリコン等が適用できる。

次に、この薄膜半導体装置を製造する際、上記絶縁性基
板上への絶縁層やソース・ドレイン電極の着膜手段、及
び、開口内壁面への半導体層、ゲート絶縁層、ゲート電
極等の着膜手段としては、スパッタリング法、ケミカル
・ベイパー・デポジッション（ＣＶＤ）法、及び真空蒸
着法等が適用でき、かつ、その着膜条件を適宜設定する
ことにより各層の膜厚を調整できる。

また、上記絶縁層とソース・ドレイン電極等で構成され
る積層部に矩形状、円形状等適宜形状の開口部を形成す
る手段としては、リアクティブ・イオン・エツチング（
ＲＩＥ）　、スパッタ・エツチング等のドライエツチン
グ法やウェットエツチング法等のエツチング手段が適用
できる。この場合、上記絶縁層やソース・ドレイン電極
等の構成材料を選択して各構成材料のエツチング材料に
対するエツチングレートを適宜調整すると共に、そのエ
ツチング条件を適宜設定することで上記開口部内壁面に
基板側方向内側へ向かう勾配を形成することが可能とな
る。

〔作用〕

上述したような技術的手段によれば、絶縁性基板と、この基板上に互いに積層され、かつ、両者間に絶縁層が
介装されたソース・ドレイン電極と、上記絶縁層とソー
ス・ドレイン電極とで構成される積層部に開設され、そ
の開口内壁面に基板側方向内側へ向かう勾配を有する開
口部と、この開口部の内壁面に一様に積層され上記活性
層を構成する半導体層と、この半導体層上に一様に積層されたゲート絶縁層と、このゲート絶縁層上に一様に積層されたゲート電極、とを備えており、上記半導体層中に形成されるチャンネル長りがソース・
ドレイン電極間に介装された絶縁層の膜厚で規定される
ことになるため、チャンネル長りを十分小さく設定する
ことが可能となり、一方、半導体層中に形成されるチャ
ンネル幅Ｗは上記開口内壁面に積層された半導体層の全
周長で規定されることになるため、その専有スペースを
とることなくチャンネル幅Ｗを十分大きく設定すること
が可能となり、また、上記開口内壁面の上方側にゲート電極を備えてい
るため、このゲート電極と配線部との接続領域を半導体
装置上に形成することが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して詳細に説
明すると、この実施例に係る薄膜半導体装置は、第１図
〜第２図に示すようにガラス基板（１）と、このガラス
基板（１）上に積層されその中央に矩形状の開口が開設
されたタンタル製のソース電極（Ｓ）と、このソース電
極（Ｓ）上に積層されその中央にソース電極（Ｓ）の開
口より若干大きな開口が設けられたｎ＋−アモルファス
シリコン製のオーミック接触形成層（２）と、このオー
ミック接触形成層（２）上に積層されその中央にオーミ
ック接触形成層（２）の開口より若干大きな開口が設け
られたＳ＋Ｎ、製絶縁層（３）と、この絶縁層（３）上
に積層されその中央に絶縁層（３）の開口より若干大き
な開口が設けられたｎ＋−アモルファスシリコン製のオ
ーミック接触形成層（４）と、このオーミック接触形成
層（４）上に積層されその中央にオーミック接触形成層
（４）の開口より若干大きな開口が設けられたクロム製
のドレイン電極（Ｄ）と、これ等ソース電極（Ｓ）、オ
ーミック接触形成層（２）、絶縁層（３）、オーミック
接触形成層（４）、及びドレイン電極（Ｄ）で構成され
る積層部（５）の開口内壁面に積層されたアモルファス
シリコン製の半導体層（６）と、この半導体層（６）上
に積層された５ＩＮＸ製のゲート絶縁層（７）と、この
ゲート絶縁層（７）上に積層されたモリブデン製のゲー
ト電極（Ｇ）と、このゲート電極（Ｇ）並びに積層部（
５）上に積層されたポリイミド製の絶縁膜（８）と、こ
の絶縁膜（８）に設けられた開口（８０）を介し上記ゲ
ート電極（Ｇ）に接続されたアルミニウム製の配線部（
９）とでその主要部を構成し、第３図〜第５図に示すよ
うにクロム電極（１１）　、光導電体層（１２）、及び
透明電極（１３）とで構成されたフォトセンサ（１０）
に接続されて密着型イメージセンサの駆動用に適用され
ているものである。

そして、この実施例に係る薄膜半導体装置においては、
上記ソース・ドレイン電極（Ｓ）（Ｄ）間にドレイン電
圧（ＶＤ）を印加し、かつ、ゲート電極（Ｇ）にゲート
電圧（Ｖａ　）を印加することで電界効果作用により半
導体層（ｃ）中にその開口内壁面に沿って一様にチャン
ネルが形成されソース−ドレイン間にドレイン電流（Ｉ
Ｄ）が流れる一方、上記ゲート電圧（Ｖａ）を下げるに
従いチャンネルが形成されなくなってドレイン電流（Ｉ
ｏ　）が流れなくなるものである。

このとき、この薄膜半導体装置においては、その半導体
層（６）中に形成されるチャンネル長りが、ソース電極
（Ｓ）とドレイン電極（Ｄ）間に介装された絶縁層（３
）の膜厚（第１図中これをＬｌで示す）で規定されるこ
とになるため、従来の薄膜半導体装置と較べてそのチャ
ンネル長りを著しく小さく（例えば１μｍ以下）設定す
ることが可能となり、その高速駆動が図れる利点を有し
ている。

一方、上記半導体層（６）の開口内壁面に沿って一様に
形成されるチャンネル幅Ｗは、上記開口内壁面に積層さ
れた半導体層（６）の全周長（第１図中、２ｘＷｌ＋　
２ｘＷ２　　で示される）で規定されることになるため
、その専有スペースをとることなくチャンネル幅Ｗを十
分大きく　（例えば数十μｍ）設定することが可能とな
り、Ｗ／Ｌが大きくなってその大電流駆動が図れる利点
を有している。

更に、この薄膜半導体装置においては上記開口内壁面の
上方側にゲート電極（Ｇ）を備えているため、このゲー
ト電極（Ｇ）と配線部（９）との接続領域を第３図〜第
５図に示すように半導体装置の真上に形成することが可
能となり、従って、フォトセンサ（ｌＯ）の配列方向、
すなわち、α方向の高集積化が図れる利点を有している
。

「薄膜半導体装置の製造工程」以下、この実施例に係る薄膜半導体装置の製造工程を図
面を参照にして詳細に説明する。

まず、第６図（Ａ）に示すようにスパッタリング法にて
ガラス基板（１）上にタンタル製のソース電極用皮膜（
Ｓ′）を成膜し、かつ、フォトリゾグラフィー工程に従
ってパターン状にレジスト膜（ｒ）を形成した（第６図
Ｂ参照）後、エツチングガスとしてＳＦ、　＋　０２を
用いたドライエツチング法により上記ソース電極用皮膜
（Ｓ゛）に第６図（Ｃ）に示すような開口（２０）を形
成する。

次に、第６図（Ｄ）に示すように、この面上にプラズマ
ＣＶＤ法にてｎ＋−アモルファスシリコン製のオーミッ
ク接触形成層用皮膜（２゛）、ＳＩＮ。

製の絶縁層用皮膜（３’）、及び、ｎ＋−アモルファス
シリコン製のオーミック接触形成層用皮膜（４°）を連
続して成膜し、かつ、この面上にスパッタリング法にて
クロム製のドレイン電極用皮膜（Ｄｏ）を成膜する。

次いで、このドレイン電極用皮膜（Ｄｏ）上にフォトリ
ゾグラフィー工程によりパターン状にレジスト膜（ｒ）
を形成した（第６図Ｅ参照）後、ウェットエツチング処
理を施して、第６図（Ｆ）に示すように基板側方向内側
へ向かう勾配を有する開口（３０）を開設する。この場
合、クロム製のドレイン電極用皮膜（Ｄｏ）に対するエ
ツチング材としては硝酸セリウム＋過塩素酸の混合溶液
が適用され、ｎ″−アモルファスシリコン製のオーミッ
ク接触形成層用皮膜（２°）　　（４’）に対するエッ
チング材としてはフッ酸＋硝酸の混合溶液が適用され、
また、５ｔＮｘ製の絶縁層用皮膜（３゛）に対するエツ
チング材としてはバツファードフ・ソ酸が適用されてい
る。

次に、この面上にプラズマＣＶＤ法にてアモルファスシ
リコン製の半導体層用皮膜（６′）とＳ　ｉＮ　ｘ製の
ゲート絶縁層用皮膜（７′）とを真空条件を破ることな
く連続的に成膜する（第６図Ｇ参照）。

この場合、成膜温度条件はそれぞれ２８０℃とし、また
、プラズマパワーはそれぞれ、１２ＥＯＷ／　ｃａｒ　
。

１、ＯｍＷ／ｃａｒとする。尚、後者のゲート絶縁層用
皮膜（Ｇｏ）のプラズマパワーを１．　ＯｍＷ／　ｃｔ
ｊと低くする理由は、半導体層用皮膜（６゛）とゲート
絶縁層用皮膜（７°）界面のプラズマによるダメージを
低減するためである。

次いで、この面上にスパッタリング法にてモリブデン製
のゲート電極用皮膜（Ｇｏ）を成膜し、かつ、フォトリ
ゾグラフィー工程に従って上記開口（３０）内にレジス
ト膜（ｒ）をパターン状に形成（第６図Ｈ参照）した後
、リン酸を用いたウニ・メトエツチング法によりモリブ
デン製のゲート電極用皮膜（Ｇｏ）をエツチングしてゲ
ート電極（Ｇ）を形成する一方、ゲート電極用皮膜（Ｇ
ｏ）がエツチングされて露出するようになったＳ　ｘＮ
ｘ製のゲート絶縁層用皮膜（７°）とアモルファスシリ
コン製の半導体層用皮膜（６′）とをＳＦｓ　＋Ｏｔを
用いたＲＩＥ法によりドライエツチング処理して第６図
（１）に示すようにゲート絶縁層（７）と半導体層（６
）とをそれぞれ形成する。

更に、この面上に第６図（Ｊ）に示すようにレジスト膜
（ｒ）をパターン状に形成した後、ＲＩＥ法によるドラ
イエツチング処理を施してソース電極（Ｓ）、オーミッ
ク接触形成層（２）、絶縁層（３）、オーミック接触形
成層（４）、及び、ドレイン電極（Ｄ）を形成し、かつ
、この面上に第６図（Ｋ）に示すようにポリイミド製の
絶縁膜（８）を成膜する。

そして、この絶縁膜（８）にビア・ホールと称する開口
（８０）を開設した後、アルミニウム製の配線部（９）
を配設して第６図（Ｌ）に示すような薄膜半導体装置を
得た。

尚、この製造例においては活性層としての半導体層（６
）にアモルファスシリコンが適用されているが、製造途
上でこのアモルファスシリコンをエキシマレーザアニー
ル処理してポリシリコンにし、このポリシリコンにて上
記半導体層（６）を構成してもよい。このようにするこ
とにより更にその高速応答性が向上する利点がある。

また、この製造例において、上記アモルファスシリコン
製の半導体層用皮膜（６′）と５ＩＮＸ製のゲート絶縁
層用皮膜（７°）とをそれぞれプラズマＣＶＤ法にて成
膜しているが、この成膜法に替えて紫外光を用いた光Ｃ
ＶＤ法により成膜しても当然のことながらよい。

〔発明の効果〕

本発明によれば、半導体層中に形成されるチャンネル長りがソース・ドレ
イン電極間に介装された絶縁層の膜厚で規定されること
になるため、チャンネル長りを十分小さく設定すること
が可能となり、一方、半導体層中に形成されるチャンネル幅Ｗは上記開
口内壁面に積層された半導体層の全周長で規定されるこ
とになるため、その専有スペースをとることなくチャン
ネル幅Ｗを十分大きく設定することが可能となり、また、上記開口内壁面の上方側にゲート電極を備えてい
るため、このゲート電極と配線部との接続領域を半導体
装置上に形成することが可能となる。

従って、高速で大電流駆動が可能になると共に高集積化
が図れる効果を有している。

【図面の簡単な説明】

第１図〜第６図は本発明の実施例を示しており、第１図
はこの実施例に係る薄膜半導体装置の部分切欠き斜視図
、第２図は第１図の■−■面断面図、第３図はこの薄膜
半導体装置が組み込まれた密着型イメージセンサの概略
斜視図、第４図は第３図のＩＶ−−−ＩＶ面断面図、第
５図は第３図の平面図を示し、また、第６図（Ａ）〜（
Ｌ）はこの薄膜半導体装置の製造工程を示す工程説明図
であり、一方、第７図〜第１１図は従来例を示しており
、第７図は従来におけるＭＯＳ型の薄膜半導体装置の概
略斜視図、第８図は第７図の■−■面断面図、第９図は
このこの薄膜半導体装置が組み込まれた密着型イメージ
センサの概略斜視図、第１０図は第９図のＸ−Ｘ面断面
図、第１１図は第９図の平面図をそれぞれ示す。〔符号説明〕（Ｓ）・・・ソース電極（Ｄ）・・・ドレイン電極（Ｇ）・・・ゲート電極（１）・・・ガラス基板（３）・・・絶縁層（５）・・・積層部（６）・・・半導体層（７）・・・ゲート絶縁層

Claims

【特許請求の範囲】

　絶縁性基板に設けられた半導体層を活性層とするＭＯ
Ｓ型の薄膜半導体装置において、絶縁性基板と、この基
板上に互いに積層され、かつ、両者間に絶縁層が介装さ
れたソース・ドレイン電極と、上記絶縁層とソース・ド
レイン電極とで構成される積層部に開設され、その開口
内壁面に基板側方向内側へ向かう勾配を有する開口部と
、この開口部の内壁面に一様に積層され上記活性層を構
成する半導体層と、この半導体層上に一様に積層された
ゲート絶縁層と、このゲート絶縁層上に一様に積層され
たゲート電極、とを備えることを特徴とする薄膜半導体
装置。