JPH04154205A - データ遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ伝送系において遅延を発生させるデ
ータ遅延回路に関するものである。

〔従来の技術〕

従来、データの遅延を発生させるには、第３図に示すよ
うに、例えばＣＲからなる時定数素子３０をデータ伝送
系に設けるか、あるいは、第４図に示すようにフリップ
・フロップ回路４０〜４２により形成されるシフト・レ
ジスタ回路をデータ伝送系に設けるようにしていた。

次に動作について説明する。

第３図において、入力データｆ　（ｔ）は、時定数Ｔを
持つ素子３０を通過することにより、時間Ｔだけ遅延を
生じ、出力データｆ（ｔ−Ｔ）となる。

また、第４図においては、Ｎ個のフリップ・フロップ４
０〜４２により形成されるＮ段のシフトレジスタにより
、（入力クロック周期）ＸＮの時間だけ遅延を生じるこ
とができる。

〔発明が解決しようとする課題〕

従来のデータ遅延回路は以上のように構成されており、
第３図の構成の場合、入力データのパルス幅が時定数Ｔ
より小さいと、入力データが複数ある場合に出力データ
が正しく再現されない。従って、入力パルス幅より充分
小さい時定数の素子を用意し、これらを直列に接続して
素子３ｏを実現する必要がある。また第４図の構成では
、入力のパルス幅に比し、充分小さい周期のクロックを
入力し、必要な遅延時間に対応したＮ個のフリップ・フ
ロップを直列に接続する必要がある。

いずれの場合においても、入力データの最小パルス幅に
比し、長い遅延時間を得ようとすると、回路規模、コス
ト共に大きなものになるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、小規模の回路で、入力データの最小パルスに
比し長い遅延時間を得ることのできるデータ遅延回路を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ遅延回路は、自己の内部でデータ
を巡回できる巡回型のＦＩＦＯメモリを遅延素子として
使用するようにしたものである。

〔作用〕

この発明においては、入力信号は一旦巡回型のＦＩＦＯ
メモリに記憶され、設定時間経過後に記憶された信号が
読み出され、遅延信号となって外部に現れるので、ＦＩ
ＦＯメモリへのサンプリング周期を入力信号の最小パル
ス幅より充分小さくすることにより、出力信号を再現性
よく得ることかできる。しかもＦＩＦＯメモリが巡回型
なので、１つの遅延素子で長い段数の遅延を実現できる
。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の第１の実施例によるデータ遅延回路
を示す。図において、１は自己の内部でデータを巡回で
きる巡回型のＦＩＦＯメモリであり、遅延素子として使
用されている。２は回路動作の開始を制御するリセット
回路、３は入力信号の最小パルス幅より充分小さい周期
の基準クロック信号を発生するクロック回路、４はＦＩ
ＦＯメモリのリード開始タイミングを設定値だけ遅らせ
、遅延時間を規定するカウンタ回路、５はＦＩＦＯメモ
リのリード・パルス開始タイミングを制御するゲート回
路である。また、６は回路動作の開始タイミングを立上
りにより定めるリセットライン、７は回路全体のタイミ
ングを定め、かつＦＩＦＯメモリへライトパルスを入力
するクロック・ライン、９はＦＩＦＯメそりへリード・
パルスを入力するリード・ライン、１０は立上りにより
ＦＩＦＯメモリのリード開始を規定するリード・イネー
ブル・ライン、１１はデータ遅延量を制御するカウンタ
設定データ、８はクロック・ライン７の波形よりもＡク
ロック分位相が進んだクロックドライン、１２はクロッ
クドライン８により制御されるｎチャンネルＤ−フリッ
プ・フロップである。

また、第２図は第１図の回路のタイミングチャートであ
り、図中、２１はリセット・ライン６の波形、２２はク
ロック・ライン７の波形、２３はリード・イネーブル・
ラインｌＯの波形、２４はリード・ライン９０波形、２
５はクロックドライン８０波形である。

次に動作について説明する。第１図においてリセット・
ライン６の立上りにより動作を開始したクロック回路３
はクロック・パルスを発生し、ＦＩＦＯメモリへライト
・パルスを出力し、第２図中■、■、■の順に入力１〜
ｎをサンプリングする。このクロック・パルスはカウン
タ回路４へも入力され、同回路を動作させるが、カウン
タ設定データ１１により定められたクロック数Ｎだけ入
力するまでリードイネーブル・ライン１０を有意状態と
しない。

クロックが第２図中■のタイミングてＮに達すると、ゲ
ート５の動作遅れの後、ＦＩＦＯメモリｌにリードパル
スも入力し始める。ＦＩＦＯメモリｌの出力データを、
Ｄ・フリップ・フロップ１２により整形すると、第２図
中、■、■、■のタイミングの入力１−ｎに対応して■
′、■′、■゛のタイミングで出力１〜ｎが現れる。こ
れにより、第１図の回路の遅延時間りは、クロック、ク
ロックｌの周期をｌとした時、 で表わされる。

そしてこのＦＩＦＯメモリ１は巡回形であるので、ＦＩ
ＦＯメモリｌ内部でデータか巡回する毎にＤの遅れを保
ちつつその動作を続ける。

また式（α）により設定できる最大の遅れは、ＦＩＦＯ
メモリ１の持つアドレスの数に依存する。

この数をＭとすると、可能な最大遅れＤｍａｘはで表わ
される。

このように、本実施例によれば、巡回型のＦＩＦＯメモ
リを遅延素子として使用するようにしたので、シフトレ
ジスタを使用するものに比し長い段数の遅延を少ない素
子で実現でき、かつ遅延素子としてランダムアクセスメ
モリを使用するものに比しそのアドレス制御が容易であ
る。

なお上記実施例ではｎチャンネルの遅延回路であったが
、これらを直列接続して最大遅延時間を大きくすること
も可能である。第５図にその実施例を示す。これにより
、第１図の場合に比し遅延時間を最大ｎ倍に増やすこと
ができる。

また、上記実施例ではデジタル信号を遅延する場合につ
いて説明したか、アナログ信号の遅延回路に転用するこ
とも可能である。

第６図にその実施例を示す。第６図中、６０は上記第１
の実施例による遅延回路、６１はＡ／Ｄコンバータ、６
２はＤ／Ａコンバータである。クロック・ライン７とリ
セット・ライン６は、コンバータの変換タイミング生成
用に使用する。

〔発明の効果〕

以上のように、この発明に係るデータ遅延回路によれば
、遅延素子に巡回型のＦＩＦＯメモリを使用するように
したので、回路を小規模にでき、しかも、比較的精度の
高いものを安価に実現できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ遅延回路の構
成図、第２図は第１図の構成によるタイミング・チャー
ト図、第３図、第４図は従来のデータ遅延回路の構成図
、第５図、第６図はこの発明の他の実施例を示す構成図
である。 図において、１は巡回型ＦＩＦＯメモリ、２はリセット
回路、３はクロック回路、４はカウンタ回路、５はゲー
ト回路である。 なお図中同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）信号遅延素子として、自己の内部でデータを巡回
   できる巡回型ＦＩＦＯ（ＦｉｒｓｔｉｎＦｉｒｓｔｏｕ
   ｔ）メモリを使用したことを特徴とするデータ遅延回路
   。
2. （２）複数の入出力を持つ上記巡回型ＦＩＦＯメモリの
   各チャンネルを、相互に直列に接続したことを特徴とす
   る請求項１記載のデータ遅延回路。
3. （３）上記巡回型ＦＩＦＯメモリのデータ入力部にＡ／
   Ｄコンバータを、データ出力部にＤ／Ａコンバータをそ
   れぞれ付加したことを特徴とする請求項１記載のデータ
   遅延回路。