JPS60205896A

JPS60205896A - タイミング調整回路

Info

Publication number: JPS60205896A
Application number: JP59061521A
Authority: JP
Inventors: Tokunori Okuya; 奥谷　徳典
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-03-29
Filing date: 1984-03-29
Publication date: 1985-10-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明はタイミング調整回路、とくにダイナミックＲＡ
ＭやスタティックＲＡＭ等のメモリ素子にタイミング信
号を供給するためのタイミング調整回路に関する。

（従来技術）一般に、メモリ回路はその読出し書込等に際して内部ク
ロックにもとすいて生成されたタイミング信号による同
期的な動作が行なわれている。タイミング信号として用
いられるパルスは、クロックと同期してはいるが一般に
その立ち上シ時点、パルス幅、立ち下ル時点、パルス間
隔等は使用目的に応じて細かく調整される必要がある。

このようなタイミング用パルスを生成するためのタイミ
ング調整回路として従来第１図に示す回路が広く用いら
れている。

この回路は、後に詳述するように、二つの制御用入力信
号ＩＮ１′とＩＮ２′とを、ホールド機能付レジス月１
′と２１′と、遅延回路＊ｘ２’、’２２’および選択
回路１３’　、　２３’から構成される遅延回路とを通
過させた後、合成することによって、その立ち上）時点
、パルス幅、立ち下９時点、パルス間隔を、目的に応じ
て調整されたパルスを生成することができるのでタイミ
ング調整回路として便利に使用されている。

しかしながら、後述するよう・に、この回路によると、
パルス幅をクロック周期（以後Ｔとする）に近い幅とし
、相続くパルス間隔をできるだけ小さくしようとすると
、その繰返し周期を４Ｔよ〕も小さくすることができな
いという欠点を有している０このためこの回路の使用は
制限されたものとなシ、同じ回路を用いてダイナミック
ＲＡＭおよびスタティックＲＡＭの両方に使用するとい
った場合には不適機である〇（発明の目的）本発明の目的は従来回路の特徴をそのまま保有するとと
もに、上述の欠点を除去したタイミング調整回路を提供
することにある。

（発明の構成）本発明の回路は、ホールド機能を有する二つのレジスタ
と、前記レジスタのホールド機能を利用して動作する第
１の動作モードと前記二つのレジスタのホールド機能を
禁止して動作する第２の動作モードとを外部からの制御
信号によシ選択できるようにした論理回路と、前記おの
おののレジスタの出力に接続され遅延時間を外部からの
選択信号により調整できるようにした二つの遅延回路と
、前記遅延回路の出力を論理合成する出力回路とを含む
。

（実施例）次に図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示す回路図である。

本実施例は第ルジスタ１１．第１遅延回路群１２、第１
選択回路１３．アンドゲート１４．ナントゲート１５，
１６．１７＋第２レジスタ２１．、第２遅延回路群２２
．第２選択回路２３．アンドゲート２４．ナントゲート
２５，２６．２７．正負極性ドライバ３０およびアンド
ゲート４ｏを有している。

第２レジスタ２１および第２レジスタ２１は、Ｄ入力端
子およびＨ入力端子を有する７リツプフロツプ回路で、
供給される内部クロック（図示せず）に同期した動作を
行なう。す々わち、Ｈ入カー子に供給される信号が・０
＃の場合には、クロック時点におけるＤ入力端子のデー
タの智１”／智０”に従ってｕ１ｎ／競０＃にセットさ
れる。また、Ｈ入力端子に供給される信号が１１”の場
合には、現在レジスタにセットされている論理値の競１
”／ｕＯ”を次のクロック時点までそのまま保持する。

Ｑはこのセットされている論理値をそのまま外部に出す
ための出力、また、Ｑはこのセットされている論理値を
反転して外部に出すための出力である。

遅延回路群１２．および選択回路１３は、これらによっ
て可変゛遅延回路を形成するもので、選択信号１３００
によって、遅延回路群１２中の適当なステップの遅延素
子出力を回路１３で選択し遅延量を制御するものである
。

遅延回路群２２および選択回路２３も同様に選択信号２
３００によって遅延量を制御するもので、回路１３の出
力と回路２３の出力（これは極性反転をともなっている
）とはアンドゲート４０で合成され、本実施例の出力回
路を形成している。これにより後述するように、第１遅
延回路群１２および第１の選択回路１３で構成される遅
延回路は出力パルスの立ち上シ時点（１０”から′＠１
”への変化をする時点）を制御するのに用いられ、また
第２遅延回路群２２および第２選択回路２３で構成され
る遅延回路は□出力パルスの立ち下勺時点（１１”から
＠θ″への変化をする時点）を制御するのに用いられる
。

さて、本実施例の回路は、モード制御信号入力端子３０
０を有していて、ここに加わるモード制御信号ＭＯ”ｌ
”／＠０＃に応じて二通夛のモードで動作する。

すなわち、モード制御信号Ｍ１ｋ”１”とした場合には
、アンドグー）１４．２４．ナントゲート１５．２５に
は′１”が定常的に供給され、またナンドグー）１６．
２６には＠０”が定常的に供給される結果、本実施例の
回路は第３図に示した回路と等価とな少これはＭ１図に
示した従来回路と同じである。以後これを第１モード動
作と呼ぶことにする。

これに対して、モード制御信号Ｍを′Ｏ”とした場合に
は、アンドゲート１４，２４．ナノドゲ−１１５，２５
には１０”が定常的に供給され、またナンドグー）１６
．２６には１１”が定常的に供給される結果、本実施例
の回路は第４図に示す回路と等価になる。

以後これを第２モード動作と呼ぶことにする。

以下第１モード動作および第２モード動作について説明
する。

〔第１モード動作〕前述のように、モード制御信号入力端子３００に′１”
が供給されると、第１モード動作となシ第３図に示した
回路と全く等価になる。そこで以下第３図に従って動作
を説明する。第５図は第１モードの動作を示すタイミン
グチャートである。

さて、最初の状態としてレジスタ１１およびレジスタ２
１の両方のＱ出力は′ＩＯ”にリセットされているとす
る。すなわち、第５図のタイムチャートにおいてレジス
タ１１のＱ出力であるＡとレジスタ２１のＱ出力である
Ｃはともに１０”であシ、レジスタ２１のＱ出力である
Ｅは１１”となっている。

この状態でｉ＝の時点に第１制御入力端子１５０（ＩＮ
Ｉ）にクロック周期Ｔ程度のパルス幅を有する制御信号
が供給されたとする。現在、レジスタ１１のＨ端子には
明らかにＭＱ”が供給されているため、次のクロック時
点ＴＯ，においてレジスタ１１はｕｌ”にセットされそ
の時点からＡは観１”になる。また、これによ〕レジス
タ１１のＨ端子は１”にな夛、このためレジスタ１１は
入力ＩＮＩがａＯ”になってもこの＠１”の値をホール
ドししたがってＡは頓１”の値を維持する。

この状態ではレジスタ２１側は、アンドゲート２５′が
第２制御入力端子２５０（ＩＮ２）からの入力信号の通
過を許し、またＨ端子入力は″０”であるためｔ３の時
点でＩＮ２にＴｓ度のパルス幅を有する制御信号が供給
されたとすると、次のクロック時点ＴＣ，でレジスタ２
１は＠１＃にセットされ、このためＣは＠０”から＠１
”に、またＥは“＠１”からＩＯ”に変化する。このた
めレジスタ１１のＨ入力端子、Ｄ入力端子ともに１０”
になるため、次のクロック時点ＴＣ３においてレジスタ
１１は＠０”にリセットされＡはｕＯ”に戻る。

Ａが０に戻るとレジスタ２１側のＨ入力端子り入力端子
ともにｌＯ”になるため、次のクロック時点ＴＣ，にお
いてレジスタ２１はｔＩＯ”にリセットされ、従ってＴ
ｅ３においてＣは−１”からｕＯ”に、Ｅは＠０”から
ｕｌ”に戻ル、これによってレジスタ１１およびレジス
タ２１ともにリセットされている最初の状態に戻る。従
って１゛Ｃ４を過ぎた時点例えばｔ４に再びＩＮＩの制
御パルスを加えることによって以上の動作を最初から繰
返すことができる。

さて、レジスタ１１のＱ出力Ａは、遅延回路群１２およ
び選択回路１３で構成される遅延回路を通ることによっ
て、遅延量Ｄ１だけ遅れて、時点ｔ２　から立ち上る出
力Ｂとなる。なおこの遅延量Ｄ１は選択信号１３００に
よルステップ的に調整できることは前述の通りである。

また、レジスタ２１のＱ出力Ｃも上と同様にして遅延量
り、たけ後れて時点ｔ４から立ち下る出力Ｄ′を生ずる
（第２選択回路２３側は出力が反転されている）。゛これらＢ、Ｄ′ｆｔアンドゲート４０で合成することに
よ勺、出力Ｆが得られる。

こうして得られた出力Ｆは、立ち上り前縁１゜は信号１
３００で微細調整が可能であシ、また立ち下）後縁ｔ４
は信号２３００で微細調整が可能である。また１、から
ｔ４までのパルス幅は信号ＩＮ１と信号ＩＮ２との相対
関係を調整することによってＴごとのステップで変化す
ることがで、１！幅の広いパルスを自由に生成すること
ができる・６以上の第１モート：５の動作により、上述
のようなタイミング用のパルスが得られ、これによって
タイミング調整回路をして広い適用範囲をもち便オＵに
使用することができる。

しかしながら以上に述べた第１モードの動作によって、
ＩＴ程度の幅を有するパルスをなるべく短かい間隔で繰
返えそうとすると、第６図に示すような動作にな夛、同
図で明らかなように、パルスの繰返し間隔を４Ｔよシ小
さくすることができない。

前述のように従来の回路はこのような欠点を有している
。

これに対し本実施例の回路は、第２モード動作を有し、
この問題を解決している。

以下この第２モード動作についイ説明する。

〔第２モード動作〕前述のように、モード制御信号入力端子３００に電Ｏ”
が供給されると、第２モード動作となシ第４図に示した
回路と全く等価となる。そこで以下第４図に従って動作
を説明する０第７図は第２モード動作を示すタイミング
チャートである。

さて、第４図に示すように、第２モード動作においては
、レジスタ１１およびレジスタ２１ともにＨ入力端子に
１０＃が定常的に供給されているため、これらのレジス
タはホールド機能が禁止され、制御入力端子１５０　（
ＩＮＩ　）および２５０（ＩＮ２）に加えられた論理値
がクロック時点においてそのままセットされることにな
る。

今、最初レジスタ１１およびレジスタ２１ともにリセッ
ト状態にあるとき（すなわちＡおよびＣがともに１０”
であるとき）、第７図　１１の時点に、クロック周期Ｔ
程度のパルス幅を有する制御信号がＩＮＩおよびＩＮ２
に加えられたとする〇すると、次のクロック時点ＴＣ！
においてレジスタ１１および１２ともに舖１＃にセット
され、その時点からＡおよびＣは瞠１＃になる。

次に、次のクロック時点ＴＣ，においては、ＩＮＩおよ
びＩＮ２ともにすでに＠Ｏ”に戻っているために、レジ
スタ１１およびレジスタ２１ともに、この時点で＠０”
にリセットされる。

従って、次のクロック時点ＴＣｓがくる前の時点１．に
おいて、再び前述と同様な制御信号を−ＩＮＩおよびＩ
Ｎ２に加えることによって、ＡおよびＣｔ−ＴＣ，の時
点から再び６１”に立ち上るようにすることができる・さて、前述のようにレジスタ１１のＱ出力Ａは遅延回路
によル遅延量Ｄ１だけ後れて１．から立ち上ゐ出力Ｂと
なシ、レジスタ２−１のＱ出力Ｃは遅延量り、だけ後れ
てｔ４から立ち下る出力りを生ずる。

これらＢおよびＤｌにアンドゲート４０で合成すること
によ、９Ｆが得られる。第７図より明らかなように、こ
うして得られた出力Ｆは立ち上シ前縁ｔ、は信号１３０
０で微細調整が可能であシ、また立ち下）後縁ｔ４は信
号２３００で微細調整が可能である。ｔ３からｔ４まで
のパルス幅は遅延量Ｄ１とり、とを適当に選ぶことによ
って非常に狭いパルス幅からＩＴ程度のパルス幅になる
まで自由に選択できるようにすることは容易である。

しかも、第７図から明らかなようにＩＮＩおよびＩＮ２
に、２Ｔ毎に約１１幅の同じ制御信号を加えることによ
って、上に述べたように調整されたパルス出力Ｆｔ−２
Ｔ毎に得られることになシ、これによシ前述の第１モー
ド動作では得られなかった範囲をカバーすることができ
る。

以上は本発明の一実施例を示したもので本発明はこれに
限定されるものではない。例えば第２図に示した各ゲー
ト１４〜１７、各ゲート２４〜２７およびドライバ３０
で構成される論理回路は、等価な動作をする他の論理回
路でおきかえることもできる。

（発明の効果）以上のように、本発明によると、ホールド機能を有する
二つのレジスタを、このホールド機能を利用する第１モ
ード動作と、このホールド機能を禁止して用いる第２モ
ード動作との二つのモードで動作させ、これによシ従来
回路のもつ欠点である出し得る波形の範囲の制限を除く
ことができる。

すなわち、クロック周期の数倍のパルス幅をもち：：た長いパルス信号を出力することもできるし１．クロッ
ク周期に近いパルス幅で、調整された波形をもつパルス
信号ｆ：２倍のクロック周期ごとに繰返して出力するよ
５　Ｋすることもできる。

また、本発明の回路ｔＬ８１化することによシ、一種の
ＬＳＩで多方面に使用することができるとともに、遅延
回路群を同じＬＳＩ内のゲートで構成できるため調整単
位をよ）小さくシシかもまたバラツキの少ない調整回路
を有するタイミング調整回路を提供できる。

【図面の簡単な説明】

第１図は従来例を示す回路図、第２図は本発明の一実施
例を示す回路図、第３図および第４図は前記実施例の動
作を説明するための回路図、第５図、第６図および第７
図は前記実施例の動作を説明するためのタイムチャート
である。図において、１１・・・第２レジスタ、１２・・・第１
遅延回路群、１３・・・第１選択回路、１４・・・アン
ドゲート、１５ｔ１６＋１７・・・ナントゲート、２１
・・・第２レジスタ、２２・・・第２遅延回路群、２３
・・・第２選択回路、２４・・・アンドゲート、２５，
２６．２７・・・ナントゲート、３０・・・正負極性ド
ライバー、４０・・・アンドゲート。ミ■ＯＱミ　■Ｏ■ ■ ■ 第７図

Claims

【特許請求の範囲】ホールド機能を有する二つのレジスタと、前記レジスタ
のホールド機能を利用しと動作する第１の動作モードと
前記二つのレジスタのホールド機能を禁止して動作する
第２の動作モードとを外部からの制御信号によシ選択で
きるようにした論理回路と、前記おのおののレジスタの出力に接続され遅延時間を外
部からの選択信号により調整できるようにした二つの遅
延回路と、前記遅延回路の出力を論理合成する出力回路とを含むこ
とを特徴とするタイミング調整回路。