JPH04155691A - デュアルポートｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルポートＲＡＭ、特に複数個のマイクロ
プロセッサによって共有されるようなデュアルポートＲ
ＡＭに係り、例えばアドレスウォッチ機能を有するマイ
クロプロセッサ若しくはキャッシュメモリを持つシステ
ムに共有されるメモリに適用して有効な技術に関するも
のである。

〔従来の技術〕

複数個のマイクロプロセッサによって共有される形式の
デュアルポートＲＡＭについて例えば特開昭６３−８１
５５７号公報記載の技術があり。

これは夫々のポートに割り当てられた記憶領域に対する
アドレス比較器を内蔵し、外部から供給されるアドレス
信号のアクセス対象領域をそのアドレス比較器で判定し
て、当該アドレス信号の入力ボートをどの記憶領域に接
続するかを自律的に制御するものであり、この制御によ
って双方のボートからの完全並列アクセスを可能にする
。また、双方のポートからの同一アドレスに対する書き
込み動作の競合回避を外部論理で調停するようなデュア
ルポートＲＡＭもある。

何れにしてもこのようなデュアルポートＲＡＭの記憶領
域が複数個のマイクロプロセッサによって共有されるよ
うなシステムにおいて、一方のマイクロプロセッサから
のデータの書換を他方のシステムでＬＬＩするには、当
該他方のシステムのマイクロプロセッサはデュアルポー
トＲＡＭをリードしなければならず、マイクロプロセッ
サがアドレスウォッチ機能を有していたり或いはキャッ
シュメモリを備えたシステムであっても、そのようなデ
ュアルポートＲＡＭに関しては実質的にキャッシュメモ
リを機能させることができない。

〔発明が解決しようとする課題〕

しかしながら、アドレスウォッチ機能を有するマイクロ
プロセッサやキャッシュメモリは今日データ処理の高速
化のために広く利用されており、このような場合に、デ
ュアルポートＲＡＭを複数個のマイクロプロセッサに共
有させてデータの受は渡しを行ったりするマルチプロセ
ッサシステムにおいて、当該デュアルポートＲＡＭに関
してキャッシュメモリを実質的に機能させることができ
ないならばシステム全体としてのデータ処理速度が低下
してしまう。

そこで本発明者はアドレスウォッチ機能を有するキャッ
シュメモリを備えたシステムがデュアルポートＲＡＭを
共有するときに、当該デュアルポートＲＡＭの保有デー
タと夫々のシステム側のキャッシュメモリが保有するデ
ータとの統−性即ちキャッシュ・コヒーレンシーをデュ
アルポートＲＡＭのハードウェアによって比較的簡単に
図ることができる技術の必要性を見出した。さらにこの
とき、デュアルポートＲＡＭは上記したように必ず双方
のマイクロプロセッサによって同一アドレス空間にマツ
ピングされて利用されるとは限らないという点を考慮す
ることも、デュアルポートＲＡＭの使用態様を制限しな
いという点で必要であることをＢ識した。

本発明の目的は、一方のアクセスボートからのデータの
書換を他方のアクセスボート側のシステムで簡単に認識
することができると共に、記憶領域を夫々のボートに物
理的に分けてマツピングするような態様の使用にも適合
させることができるデュアルポートＲＡＭを提供するこ
とにある。

また本発明の別の目的は、アドレスウォッチ機能を有す
るキャッシュメモリを備えたシステムがデュアルポート
ＲＡＭを共有するときに当該デュアルポートＲＡＭの保
有データに関するキャッシュ・コヒーレンシーをデュア
ルポートＲＡＭのハードウェアによって比較的簡単に図
ることができるデュアルポートＲＡＭを提供することに
ある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、外部との間でデータ及びアドレス信号を入出
力可能なデュアルポートに関し、相互に一方のアクセス
ポートから入力したデータ及びアドレス信号を他方のア
クセスポートから出力させるためのスルー経路を設ける
と共に、当該スルー経路の途中を選択的に断続可能な双
方向伝達ゲート手段を設けてデュアルポートＲＡＭを構
成するものである９ 前記双方向伝達ゲート手段に対する制御態様若しくは動
作モードを外部から比較的簡単に制御可能にするには、
そのための制御回路をデュアルポートＲＡＭに内蔵させ
るとよい。

〔作　用〕

上記した手段によれば、双方向伝達ゲート手段の接続状
態において、一方のアクセスポートからのデータの書換
が起きると、他方のアクセスポート側のシステムではス
ルー経路を介して伝達されてくる情報によってその書き
込みアドレスと書き込みデータを簡単に認識することが
できる。従って、デュアルポートＲＡＭはそのハードウ
ェアにより、アドレスウォッチ機能を有するキャッシュ
メモリを備えたシステムがデュアルポートＲＡＭを共有
するとき当該デュアルポートＲＡＭの保有データに関し
てキャッシュ・コヒーレンシーを保証する。また、記憶
領域を夫々のボートに物理的に分けてマツピングするよ
うな使用態様、或いはデュアルポートＲＡＭの保有デー
タに関するキャッシュ・コヒーレンシーを考慮せずに双
方のボートからの並列アクセスを優先させるような使用
態様においては、双方向伝達ゲート手段でスルー経路を
途中で切ればよい。

〔実施例〕

第１図には本発明の一実施例に係るデュアルポートＲＡ
Ｍが示される。同図に示されるデュアルポートＲＡＭは
、ＣＭＯ８（相補型ＭＯ５）などの公知の半導体集積回
路製造技術によって、単結晶シリコンのような１個の半
導体基板上に形成される。

このデュアルポートＲＡＭ１は、リード・ライト可能な
スタティック型メモリセルをマトリクス配置したメモリ
セルアレイ３と、これに対する夫々２系統のデータの入
出力回路２１．２２とメモリセルの選択回路２３．２４
とを備えたメモリコア２０を中心部に持ち、その外側に
はデータ入出カバソファ２５及びアドレス入出力バッフ
ァ２６を備えた一方のアクセスポートと、データ入出カ
バソファ２７及びアドレス入出力バッファ２８を備えた
他方のアクセスポートとを含む。

前記アドレス入出力バッファ２６．２８は内部アドレス
バス３０，３１に接続され、双方のアドレスバス３０，
３１は、選択的に断続可能な双方向伝達ゲート手段とし
てのアドレス伝達ゲート３２に結合され、それら内部ア
ドレスバス３０，３１及びアドレス伝達ゲート３２によ
り、相互に一方のアドレス人出カバソファから入力した
アドレス信号を他方のアドレス人出カバソファから外部
に出力可能とするアドレス用のスルー経路を構成してい
る。また、前記一方の内部アドレスバス３０は選択的に
断続可能なアドレスゲート３３を介してメモリセル選択
回路２３のアドレス入力端子に結合され、同様に他方の
内部アドレスバス３１は選択的に断続可能なアドレスゲ
ート３４を介してメモリセル選択回路２４のアドレス入
力端子に結合される。

前記データ入出力バッファ２５．２７は内部データバス
３５．３６に接続され、一方の内部データバス３５は、
選択的に断続可能な双方向伝達ゲート手段としてのデー
タ伝達ゲート３７．３８に結合され、また、他方の内部
データバス３６は、選択的に断続可能な双方向伝達ゲー
ト手段としてのデータ伝達ゲート３９．４０に結合され
る。対向配置された前記データ伝達ゲート３７．３９は
内部バス４１によって相互に結合されると共にデータ入
出力回路２１のデータ入出力端子に結合され、同様に対
向配置された前記データ伝達ゲート３８．４０は内部パ
ス４２によって相互に結合されると共に他方のデータ入
出力回路２２のデータ入出力端子に結合される。本実施
例に従えば、内部データバス３５，４１．３６及びデー
タ伝達ゲート３７，３９、又は内部データバス３５，４
２゜３６及びデータ伝達ゲート３８．４０により、相互
に一方のデータ入出カバソファから入力したデータを他
方のデータ入出カバソファから外部に出力可能とするデ
ータ用のスルー経路を構成している。

前記アドレス伝達ゲート３２は制御信号φ１により断続
制御され、アドレスゲート３３，３４はそれぞれ制御信
号φ２．φ３によって断続制御され、データ伝達ゲート
３７〜４０はそれぞれ制御信号φ４〜φ７によって断続
制御される。これら制御信号は、デュアルポートＲＡＭ
Ｉの動作モードや内部タイミング信号を生成するための
制御回路４４から出力され、特に制限されないが、ハイ
レベルによって対応ゲートを接続制御する。

本実施例のデュアルポートＲＡＭ１の動作モードは、特
に制限されないが、スルーモード、非スル−モート、及
び中断モードの３態様とされ、各動作モードにおけるゲ
ートの制御状態は例えば次のようになる。

［スルーモード］ スルーモードはスルー経路を生かす動作モードであり、
メモリセルアレイ３の全ての記憶領域を左右のアクセス
ポート側から共有可能にする形態で利用される。このス
ルーモードにおいては、制御信号φ１がハイレベルにさ
れて、アドレス入出力バッファ２６．２８は相互に一方
の入力アドレスを他方から外部に出力可能にされる。

第１図の左側のアクセスポート２５，２６からのメモリ
アクセスが選択されると、制御信号φ２φ４．φ６がハ
イレベルにされ、アドレス入出力バッファ２６から供給
されるアドレス信号がメモリセル選択回路２３に与えら
れ、これによって選択されたメモリセルに、データ入出
力バッファ２５からの書き込みデータが与えられ、ある
いは当該メモリセルの読出しデータがデータ入出力バッ
ファ２５から外部に出力される。このとき、アドレス入
出力回路２６からの入力アドレスはアドレス伝達ゲート
３２を介して他方のアドレス入出力バッファ２８にスル
ーで伝達されて右側のアクセスポートから出力される。

これと共にデータ入出力バッファ２５が入出力するデー
タもデータ伝達ゲート３７．３９を介して他方のデータ
入出力バッファ２７にスルーで伝達されて右側のアクセ
スポートから出力される。

第１図の右側のアクセスポート２７，２８からのメモリ
アクセスが選択されると、制御信号φ３゜φ５．φ７が
ハイレベルにされ、アドレス入出力バッファ２８から供
給されるアドレス信号がメモ、　　リセル選択回路２４
に与えられ、これによって選択されたメモリセルに、デ
ータ入出力バッファ２７からの書き込みデータが与えら
れ、あるいは当該メモリセルの読出しデータがデータ入
出力バッファ２７から外部に出力される。このとき、ア
ドレス入出力バッファ２８からの入力アドレスはアドレ
ス伝達ゲート３２を介して他方のアドレス入出力バッフ
ァ２６にスルーで伝達されて左側のアクセスポートから
出力される。これと共にデータ入出力バッファ２７が入
出力するデータもデータ伝達ゲート３８．４０を介して
他方のデータ入出力バッファ２５にスルーで伝達されて
左側のアクセスポートから出力される。

左右のアクセスポートにおいて、相互に一方のアクセス
ポートと他方のアクセスポートがスルーでデータやアド
レスを入出力できることにより、相互に一方のアクセス
ポートからのメモリセルの書換を、他方のアクセスポー
トを介して監視可能になり、後述するキャッシュ・コヒ
ーレンシーをデュアルポートＲＡＭのハードウェアによ
って保証することができるようになる。

なお、双方のアクセスポートはチップ選択状態において
共にデータ及びアドレス信号を入出力可能な状態にされ
る。また、このスルーモードにおいては、左右のアクセ
スポートからの並列アクセスは禁止されなければスルー
経路の意味がなくなるため、当該動作モードにおけるチ
ップ選択状態においては全ての伝達ゲート及びゲートは
何れもオン状態に制御されても実質的な支障はない。

［非スル−モートコ 非スル−モードはスルー経路を殺す動作モードであり、
左右夫々のアクセスポート側からアクセス可能なメモリ
セルアレイの記憶領域をボート毎に分割して使用する形
態、若しくは従来のデュアルポートＲＡＭと同様にメモ
リ空間を左右のアクセスポートで共有させながらキャッ
シュ・コヒーレンシーをサポートしない形態での使用に
適合される。非スル−モードにおいては、制御信号φ１
゜φ５．φ６がローレベルに固定され、左右のアクセス
ポートで夫々入出力されるアドレス信号及びデータは一
切相互に影響しないようにされる。この動作モードにお
いては左右のアクセスポートがらリード／ライトが並列
的に可能なように左右夫々のアクセスポートに対応して
別々の内部アクセス制御信号が生成されることになる。

［中断モード］ 中断モードにおいては全てのゲートがカット・オフ制御
される。当該中断モードは前記スルーモード及び非スル
−モードの何れの動作モードが設定されていても選択可
能であり、途中で処理を中止若しくはキャンセルしたい
ときに、これをリセット以外の手段で実現するためのも
のであり、デュアルポートＲＡＭ１アクセスだけが途中
でキャンセル可能になる。

以上説明した動作モードの選択や内部アクセスタイミン
グの発生は外部制御信号にしたがって制御される。

第２図には本実施例のデュアルポートＲＡＭ　１を用い
たシステム構成例が示される。

デュアルポートＲＡＭ１はマイクロプロセッサ５１のメ
モリバス５２とマイクロプロセッサ５３のメモリバス５
４に共通接続され、外部コントローラ５５からアクセス
制御信号を受ける。

一方のマイクロプロセッサ５１はキャッシュメモリ５６
を介してメモリバス５２に接続され、同メモリバス５２
はアドレスバスＡＢＵＳ１、データバスＤＢＵＳ　１、
及びコントロールバスＣＢＵＳ１から成り、また、他方
のマイクロプロセッサ５３はキャッシュメモリ５７を介
してメモリバス５４に接続され、同メモリバス５４はア
ドレスバスＡＢｔＪＳ２、データバスＤＢＵＳ２、及び
コントロールバスＣＢ　Ｕ　Ｓ　、２から成る。

キャッシュメモリ５６．５７は、アクセス速度が比較的
遅いような大容量メモリとマイクロプロセッサとの間に
介在することにより、当該プロセッサによる利用頻度の
高い情報を見かけ上キャッシュメモリに含まれる高速ア
クセスメモリのアクセス速度と同じようなアクセス速度
を以て利用可能にするものであり、例えば、メモリ部と
コントロール部を有し、メモリ部はディレクトリメモリ
、データメモリ、バッファメモリ、及びライトバッファ
などを含み、コントロール部はＬＲＵ（Ｌｅａｓｔ　Ｒ
ｅｃｅｎｔｌｙ　Ｕｓｅｄ）方式のブロック置換回路、
タグ比較回路、及びそれら全体を制御する制御回路など
を含んで成る。

このキャッシュメモリ５６．５７は、対応するマイクロ
プロセッサ５３．５１がメモリ読出しサイクルを起動し
たとき、アクセスアドレスに応するアドレスのデータが
内蔵データメモリに保有しているかを判定し、保有して
いる場合即ちキャツシュヒツトのときはキャッシュメモ
リ内蔵のデータメモリをリードアクセスしてデータを出
力する。

キャッシュミスの場合には外部メモリをアクセスさせて
そのリードデータをマイクロプロセッサに与えると共に
そのデータ及びアドレスによって内蔵データメモリ及び
ディレクトリメモリの内容を更新する。マイクロプロセ
ッサ５３．５１のメモリ書き込みサイクルにおいては、
特に制限されないが、キャツシュヒツトの場合該当アド
レスの内部データメモリ及び外部メモリの双方を書き換
え、キャッシュミスの場合には外部メモリの該当アドレ
スデータを書き換える。

また、このキャッシュメモリは外部バスのアドレスウォ
ッチ機能を有し、対応するマイクロプロセッサ以外のバ
スマスタモジュールが外部メモリを書き換えたか否かを
監視して、外部メモリとキャッシュメモリとのデータの
統−性若しくは整合性（キャッシュ・コヒーレンシー）
を図るようになっている。即ち、キャッシュメモリは対
応するマイクロプロセッサ以外のパスマスタモジュール
が出力するライト信号のような書き込み信号の状態を監
視し、この書き込み信号のアサートを検出すると、その
ときのアドレスを取り込み、当該アドレスに対応するデ
ータをエントリとして保有している場合には当該書き込
みアドレスのデータをその書き込みデータによって書き
換え制御する。

これによりキャッシュ・コヒーレンシーを保つ。

前記外部コントローラ５５は、デュアルポートＲＡＭ１
専用回路、若しくはシステムコントローラの一部の機能
ブロックとして位置付けることができる。この外部コン
トローラ５５は、デュアルポートＲＡＭ１に対する左右
のメモリバス５２゜５４からのアクセス調停、並びにア
クセス制御及び動作モード制御のための信号生成機能を
持つ。

例えば、デュアルポートＲＡＭ１のスルーモード又は非
スル−モードは、システムのイニシャライズ時にメモリ
バス５２，５４を介して供給される双方システムのデュ
アルポートＲＡＭＩに関するメモリマツプ情報を比較し
、重複する部分がある場合にはスルーモードによる利用
形態を認識し、完全に重複しないときは非スル−モード
による利用形態を認識する。そして、スルーモード形態
を認識した場合には、双方のシステムからのデュアルポ
ートＲＡＭ１アクセスに対してそのアクセス要求の早遅
に基づいて何れか一方からのアクセス要求を受は付けて
、アクセス競合を回避する。非スル−モード形態を認識
した場合には、双方のシステムからのデュアルポートＲ
ＡＭ１アクセスを夫々独立に受は付けて、双方のポート
に対する並列アクセス動作も可能にする。中断モードは
それ専用の制御信号がコントロールバスから与えられる
ことによって実現させる。外部コントローラ５５は何れ
か一方のメモリバス側からのアクセス要求を受は付ける
と、チップ選択信号をチップイネーブルレベルにしてデ
ュアルポートＲＡＭ１の制御回路４４に与える。制御回
路４４は、内部をチップ選択状態にすると共に、先に与
えられている情報に基づくモード認識に従って、そのチ
ップ選択動作に同期してゲート制御信号や内部動作タイ
ミングを生成する。尚、マイクロプロセッサが起動する
バスサイクルにおいて、データ出力動作を外部に知らせ
るためのライト信号は、外部コントローラ５５を介して
相互に反対側のシステムのキャッシュメモリにも供給さ
れるようになっていおり、これにより、キャッシュメモ
リ５６．５７は、そのバスウォッチ機能によりデュアル
ポートＲＡＭを挟んで反対側に配置されているシステム
で書き込みサイクルが発生したことを認識する。例えば
このシステムにおいてデュアルポートＲＡＭ　１がスル
ーモードで利用されるとき、マイクロプロセッサ５３が
デュアルポートＲＡＭ　１・を書き込みアクセスすると
、そのときの書き込みアドレス並びに書き込みデータは
デュアルポートＲＡＭ１の左側アクセスポート（アドレ
ス入出力バッファ２６、データ入出力バッファ２５）か
ら右側アクセスポート（アドレス入出力バッファ２８．
データ入出力バッファ２７）に内部をスルーで伝達され
て、反対側のメモリバス５２に供給される。このとき、
マイクロプロセッサ５３が出力したライト信号もメモリ
バス５２に供給されている。したがって、そのメモリバ
ス５２に結合するキャッシュメモリ５６は、そのアドレ
スウォッチ機能により、メモリバス５４側からのデュア
ルポートＲＡＭ　１の書換に対してもキャッシュコヒー
レンシーを保゛つように動作することができる。すなわ
ち、その書き込みアドレスに対応するデータをキャッシ
ュメモリ５６が保有している場合には、スルーで供給さ
れる書き込みデータによって自分自身の内蔵データメモ
リを書き換える。右側のアクセスポートから書き込みも
があった場合にも同様に右側から左側にスルーで伝達さ
れるメモリアドレス及び書き込みデータにより左側のキ
ャッシュメモリがそのアドレスウォッチ機能を介してキ
ャッシュコヒーレンシーを保つ。

第３図には別の実施例に係るデュアルポートＲＡＭ６０
が示される。同図に示されるデュアルポートＲＡＭ６０
もメモリセルアレイ６１、データ入出力回路６２，６３
、及びメモリセル選択回路６４．６５を有し、一方のデ
ータ入出力回路６２及びメモリセル選択回路６４が一方
のアクセスポート６６に接続され、他方のデータ入出力
回路６３及びメモリセル選択回路６５が他方のアクセス
ポート６７に接続された基本構成を持つ。双方のアクセ
スポート６６．６７は外部との間でデータ及びアドレス
信号の入出力機能を持ち、相互に一方のアクセスポート
から入力したデータ及びアドレス信号を他方のアクセス
ポートから出力させるためのアドレススルー経路６８．
データスルー経路６９が設けられ、前記スルー経路６８
．６９の途中には選択的に断続可能な双方向伝達ゲート
手段としてのアドレス伝達ゲート７０．データ伝達ゲー
ト７１が配置されている。

前記アドレス伝達ゲート７０及びデータ伝達ゲート７１
は、制御回路７２から出力される制御信号φ１０．φ１
１によって断続制御され、例えば、スルーモードが指定
されているとき双方の伝達ゲ−ト７０．７１はオン状態
にされ、非スル−モードが指定されているときはオフ状
態に制御される。

前記双方のアクセスポート６６．６７はチップ選択状態
において共にデータ及びアドレス信号を入出力可能な状
態にされる。従って、スルーモードが指定されていると
きは、上記実施例同様に一方のアクセスポートからの書
き込みデータ及び書き込みアドレスはスルー経路６８．
６９を通して他方のアクセスポートから外部に出力され
るため。

第２図のようなシステムに適用されるような場合におい
てキャッシュコヒーレンシー即ちキャッシュメモリ５６
．５７におけるデュアルポートＲＡＭとのデータの統一
性を維持することができる。

第４図には本発明の更に別の実施例に係るデュアルポー
トＲＡＭが示される。

同図に示されるデュアルポートＲＡＭ８０は第１図の構
成に対してデータ入出力回路２１．２２の前段にデータ
ラッチ８１．８２を配置し、これを利用する退避書き込
み動作モードをも制御する制御回路８３を追加した点が
相違する。

前記データラッチ８１．８２は、制御信号ψｌ。

ψ２のローレベルによって入力データをスルーで出力す
るように動作制御され、制御信号ψ１．ψ２のハイレベ
ルによって入力ラッチデータの出力機能が選択され、制
御信号ψ３．ψ４のハイレベルへの変化に同期して入力
ラッチデータを出力する。

制御回路８３は前記スルーモード並びに非スル−モード
において制御信号ψ１．ψ２をローレベルにネゲートし
、第１図と同様の動作を可能にする。

前記退避優先書き込みモードは、スルーモードが設定さ
れている状態においてその指示が有効にされ、このとき
書き込み動作が指示されると、−方のデータラッチ８１
が書き込みデータをラッチし、この間に書き込みアドレ
スによって指定されるメモリセルからデータを読出して
他方のデータラッチ８２を通して外部に読出し、その後
でデータラッチ８１にラッチされている書き込みデータ
をメモリセルアレイに出力して書換を行うようになって
いる。これにより、書換前の情報をハードディスク記憶
装置などに保存するような態様で動作させることも可能
になる。

第５図には本実施例のデュアルポートＲＡＭを適用した
別のシステム構成例が示される。

例えば３個のデュアルポートＲＡＭ１をメインメモリと
し、夫々一方のアクセスポートがホストプロセッサバス
９ｏに共通接続されると共に、夫々他方のアクセスポー
トはローカルバス９１，９２．９３に個別的に結合され
る。ホストプロセッサバス９０にはホストプロセッサ９
４など接続され、夫々のローカルバス９１，９２，９３
にはマイクロプロセッサ９５，９６．９７とワークメモ
リ９８，９９，１００が個別的に接続される。このシス
テム構成例において、各デュアルポートＲＡＭＩはスル
ーモードで利用可能であるが、キャッシュコヒーレンシ
ーを考慮しない場合には、非スル−モードで利用する。

例えば後者の動作モードにおいては、ホストプロセッサ
９４は３個のデュアルポートＲＡＭＩに初期データを書
き込み、その後夫々のマイクロプロセッサ９５〜９７が
固有のワークメモリ９８〜１００とデュアルポートＲＡ
Ｍ１を利用してデータ処理を行う、このとき、各デュア
ルポートＲＡＭ１のメモリ空間はホストプロセッサ９４
側とマイクロプロセッサ９５〜９７側で共有される。

第７図には前記メモリコア２０の一例が示される。以下
の図において、チャンネル（バックゲート）部に矢印が
付加されるＭＯＳＦＥＴはＰチャンネル型であり、矢印
の付加されないＮチャンネルＭＯ８ＦＥＴと区別して表
示される。

同図に示されるメモリコア２０は、２組のデータ入出力
端子を有するスタティック型のメモリセル２をマトリク
ス配置したメモリセルアレイ３を有し、その左右両側に
夫々データ入出力回路を持つ。第７図の右側のデータ入
出力回路には所定の間隔を以て相補ビット線ペアＤＲＯ
，ＤＲＯ＊（記号中は反転若しくはローイネーブルであ
ることを意味する）〜ＤＲＹ、ＤＲｎ傘が接続され、左
側のデータ入出力回路には所定の間隔を以て相補ビット
線ペアＤＬＯ，ＤＬＯ＊〜ＤＬＲ，ＤＬｎ＊が接続され
る。夫々の相補ビット線ペアＤＲＯｓ　ＤＲＯ傘〜ＤＲ
廊、ＤＲｎ欅とＤＬＯ，ＤＬＯ−〜ＤＬ１に、ＤＬｎ傘
には対応行に位置するメモリセルのデータ入出力端子が
結合され、メモリセル２の選択端子は、左側ポートアク
セス用のワード線ＷＬＯ〜ＷＬｉと右側ポートアクセス
用のワード線ＷＲＯ〜ＷＲｉとに対応列毎に結合されて
いる。

図の右側のデータ入出力回路は相補入出力信号線５、選
択ゲート６、センスアンプアレイ７、及び分離ゲート８
などを含んで構成される。同様に図の左側のデータ入出
力回路は相補入出力信号線９、選択ゲート１０、センス
アンプアレイ１１、及び分離ゲート１２などを含んで構
成される１選択ゲート６．１０は選択信号ＹＳＥＬによ
ってスイッチ制御されるｎチャンネル型ＭＯ８ＦＥＴＱ
ｙ１〜Ｑｙｎにより構成される。センスアンプアレイ７
．１１は相補ビット線ペア毎にＣＭＯＳスタティックラ
ッチ７Ａを含んで成り、センスアンプ信号ＳＡにより活
性化／非活性化制御されるようになっている。分離ゲー
ト８，１２は分離制御信号ＤＹＣによってスイッチ制御
されるｎチャンネル型ＭＯ８ＦＥＴＱ２によって構成さ
れる。

尚、Ｑ４はリード・ライト動作によって相補レベルにさ
れた相補ビット線ペアを電源電圧の約半分にレベル平衡
化して次のアクセス動作にそなえるためのＰチャンネル
型イコライズＭＯ８ＦＥＴ、Ｑ３は非活性状態のセンス
アンプアレイ構成用スタティックラッチ７Ａにおける電
源供給ノードを電源電圧の約半分のレベルに平衡化する
Ｎチャンネル型イコライズＭＯ８ＦＥＴである。

前記メモリセル２の一例は第６図に示されている。この
メモリセル２は、特に制限されないが、抵抗負荷型構成
を持ち、高抵抗負荷２１にＮチャンネル型ＭＯ５ＦＥＴ
Ｑ５を直列接続したインバータと、高抵抗負荷２３にＮ
チャンネル型ＭＯ５ＦＥＴＱ６を直列接続したインバー
タとを含み。

相互のインバータにおいて一方の入力端子が他方の出力
端子に交差結合されて成るスタティックラッチを主体と
する。このスタティックラッチの入出力端子即ち、高抵
抗負荷２１とＭＯ５ＦＥＴＱ５の結合ノード、高抵抗負
荷２３とＭＯ８ＦＥＴＱ６の結合ノードは、Ｎチャンネ
ル型選択ＭＯ５ＦＥＴＱ７．Ｑ８を介して右側ポート用
の相補ビット線ペアＤＲｉ＊　ＤＲｉ傘に結合され、ま
た、Ｎチャンネル型選択ＭＯ８ＦＥＴＱ９．ＱＩＯを介
して左側ポート用の相補ビット線ペアＤＬｉ。

ＤＬｉ＊に結合される。前記ＭＯ８ＦＥＴＱ７゜Ｑ８の
ゲート電極はワード線ＷＲｉに結合され、前記ＭＯ８Ｆ
ＥＴＱ９．ＱＩＯのゲート電極はワード線ＷＬｉに結合
される。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは言うまでもない。

例えばスタティック型メモリセルは高抵抗負荷型メモリ
セルに限定されずＣＭＯ５（相補型ＭＯ８）型メモリセ
ルなどに変更することができる。

また、外部コントローラをデュアルポートＲＡＭに内蔵
させてもよい。また、デュアルポートＲＡＭはメモリ単
体のＬＳＩに限定されず、マイクロプロセッサ若しくは
１チツプマイクロコンピユータに内蔵するものであって
もよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、相互に一方のアクセスポートから入力したデ
ータ及びアドレス信号を他方のアクセスポートから出力
させるためのスルー経路を設け、当該スルー経路の途中
を双方向伝達ゲート手段によって選択的に断続可能にし
てデュアルポートＲＡＭを構成したから、双方向伝達ゲ
ート手段の導通状態において、一方のアクセスポートか
らのデータの書換が起きると、他方のアクセスポート側
のシステムではスルー経路を介して伝達されてくる情報
によってその書き込みアドレスと書き込みデータを簡単
に認識することができる。

したがって、デュアルポートＲＡＭはそのハードウェア
により、アドレスウォッチ機能を有するキャッシュメモ
リを備えたシステムがデュアルポートＲＡＭを共有する
とき当該デュアルポートＲＡＭの保有データに関してキ
ャッシュ・コヒーレンシーを保証することができるとい
う効果がある。

また、双方向伝達ゲート手段でスルー経路を途中で切れ
ば、記憶領域を夫々のポートに物理的に分けてマツピン
グするような態様や、双方のアクセスポートからの並列
アクセスを許容するような態様での使用も可能にするこ
とができるという効果がある。

更に、前記双方向伝達ゲート手段に対する制御態様若し
くは動作モードを制御するための制御回路をデュアルポ
ートＲＡＭに内蔵させることにより、斯る制御の為の指
示を比較的簡単に外部から与えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデュアルポートＲＡＭ
のブロック図、 第２図は第１図のデュアルポートＲＡＭを共有メモリと
して適用したシステム構成例のブロック図、 第３図は本発明の他の実施例に係るデュアルポートＲＡ
Ｍのブロック図、 第４図は本発明の更に別の実施例に係るデュアルポート
ＲＡＭのブロック図、 第５図はデュアルポートＲＡＭを適用したその他のシス
テム構成例を示すブロック図、第６図はメモリセルの一
例回路図、 第７図は第１図のデュアルポートＲＡＭにおけるメモリ
コアの一例回路図である。 １・・・デュアルポートＲＡＭ、３・・・メモリセルア
レイ、２１．２２・・・データ入出力回路、２３，２４
・・・メモリセル選択回路、２６．２８・・・アドレス
入８カバッファ、２５．２７・・・データ入呂カバソフ
ァ、３０．３１・・・内部アドレスバス、３２・・・ア
ドレス伝達ゲート、３５．３６，４１．４２・・・内部
データバス、３７．３８，３９．４０・・・データ伝達
ゲート、４４・・・制御回路、５１．５３・・・マイク
ロプロセッサ、５５・・・外部コントローラ、５６゜５
７・・・キャッシュメモリ、６２．６３・・・データ入
出力回路、６４，６５・・・メモリセル選択回路、６６
．６７・・・アクセスポート、６８・・・アドレススル
ー経路、６９・・・データスルー経路、７ｏ・・・アド
レス伝達ゲート、７１・・・データ伝達ゲート、７２・
・・制御回路。 第　　３Ｗｉ ｂｔプ゛−ｙ人ル−穿凝１２ト 第　　４　図 第　　５　図 第　　６　図

Claims (1)

1. 【特許請求の範囲】 １、リード・ライト可能なメモリセルをマトリクス配置
   したメモリセルアレイに対するデータの入出力回路とメ
   モリセルの選択回路とを夫々２系統持ち、一方のデータ
   入出力回路及びメモリセル選択回路が一方のアクセスポ
   ートに接続され、他方のデータ入出力回路及びメモリセ
   ル選択回路が他方のアクセスポートに接続されたデュア
   ルポートＲＡＭにおいて、 双方のアクセスポートは外部との間でデータ及びアドレ
   ス信号の入出力機能を持ち、 相互に一方のアクセスポートから入力したデータ及びア
   ドレス信号を他方のアクセスポートから出力させるため
   のスルー経路と、 前記スルー経路の途中を選択的に断続可能な双方向伝達
   ゲート手段と、 を設けて成るものであることを特徴とするデュアルポー
   トＲＡＭ。 ２、前記双方のアクセスポートはチップ選択状態におい
   て共にデータ及びアドレス信号を入出力可能な状態にさ
   れて成るものであることを特徴とする請求項１記載のデ
   ュアルポートＲＡＭ。 ３、外部から供給される制御滋養法によって、前記双方
   向伝達ゲート手段を制御するための制御回路を備えて成
   るものであることを特徴とする請求項１又は２記載のデ
   ュアルポートＲＡＭ。