JPS63142455A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、たとえば
、二つの信号経路を介して二つのプロセッサから任意に
アクセス可能なデュアル・ボート・ＲＡＭ　（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

〔従来の技術〕

互いに非同期で動作するマルチプロセッサシステムにお
いては、二つのマイクロプロセッサ間のデータ通信等の
ために、これら二つのプロセッサの両方から任意にアク
セス可能なデュアル・ボート・ＲＡＭ　（以下、車にＤ
Ｐ−ＲＡＭと称する。

）が設けられる。このデュアル・ボート・ＲＡＭは、一
方のプロセッサからの要求にもとづいて、他方のプロセ
ッサに対して割り込みを発生させる機能を持つようにさ
れる。

デュアル・ボート・ＲＡＭにおいて割り込みを発生させ
る例としては、例えば米国のインチグレイテッド・デバ
イス・チクノロシイ・インチグレイテッド（Ｉ　ｎｔｅ
ｇｒａｔｅｄ　Ｄｅｖｉｃｅ　ＴｅｃｈｎｏｌｏｇｙＩ
ｎｃ、）社によって開発された方法がある。第３図は、
同社から製品名ｒ　Ｉ　Ｄ　Ｔ７１３０Ｓ　／　Ｉ　Ｄ
　Ｔ７１３０Ｌ　　ＣＭＯＳ　　ＤＵＡＬ　　ＰＯＲＴ
　　ＲＡＭ８Ｋ　（ＩＫＸ８ＢＩＴ）Ｊとして市販され
ているデュアル・ボート・ＲＡＭにおける割り込み制御
回路である。同図はそのデータブックに記載された機能
に従って作成したものである。同図において、たとえば
プロセッサＭＰＵａによるプロセッサＭＰＵｂに対する
割り込みは、プロセッサＭＰＵａがデュアル・ボート・
ＲＡＭのアドレス“３ＦＥ”　（１６進表示。以下同じ
）に書込み動作を行うことによって発生される。すなわ
ち、デュアル・ボート・ＲＡＭの制御回路ＣＴＬは、両
プロセッサＭＰＵａ、ＭＰＵｂから供給されるアドレス
信号をモニターしており、プロセッサＭＰＵａがメモリ
回路ＲＡＭのアドレス＠３ＦＦ″に割り込み原因等のス
テータスを書き込むと、信号ｗａを形成する。これによ
り、割り込み表示用のフリップフロップＦＦｂがセット
され、プロセッサＭＰＵｂに対して割り込み要求信号Ｉ
　ＲＱｂが出力される。プロセッサＭＰＵｂが割り込み
要求を受は付けると、プロセッサＭＰＵｂはアドレス“
３ＦＥ”の割り込みステータスの読み出しを行う。

制御回路ＣＴＬは、これにより信号ｒｂを形成し、割り
込み表示用フリップフロップＦＦｂをリセットする。こ
のような動作は、プロセッサＭＰＵｂによるプロセッサ
ＭＰＵａに対する割り込みにおいても、アドレス“３Ｆ
Ｆ″を介して同様に行われる。

〔発明が解決しようとする問題点〕

上記のようなりＰ−ＲＡＭにおいては、伝達すべきデー
タが格納されたメモリ領域を特定するためのアドレス情
報及びそのデータ数等の付属情報の授受が必要になり、
そのメモリ領域の管理が複雑になってしまう。そこで、
本願発明者等は、メモリ空間を複数のメモリ領域に分割
して、そのメモリ領域を単位として伝達すべきデータの
書き込みを行うようにすることを考えた。これによって
、メモリ領域の管理が簡単に行える。

しかしながら、この場合には、割り込みを受けたプロセ
ッサにおいて分割された複数のメモリ領域のうちどのメ
モリ領域にその割り込み要因となったデータが格納され
ているかを逐−調べる必要がある。

この発明の目的は、メモリ管理の簡素化とそのデータ転
送の高速化を実現した半導体記憶装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明１ｉ［１１ｇの記述および添付図面から明らかに
なるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を篇単に説明すれば、下記のとおりである。すなわち、
二つの信号経路によって少な（とも二つのプロセッサか
らそれぞれ任意にアクセス可能にされ、分割されて構成
される複数からなる記憶領域を持つデュアル・ポート・
メモリ回路に、上記分割された各記憶領域のそれぞれ対
応してその占有及び解放を指示する情報ビットを持つ占
有レジスタ及び解放レジスタ、上記占有レジスタ及び解
放レジスタの各情報ビットから割り込み情報ビットを形
成する割り込みソースレジスタ及びそのマスク制御ため
の情報ビットを持つ割り込みマスクレジスタを設けて、
上記割り込みソースレジスタと割り込みマスクレジスタ
の対応する情報ビットとから割り込み要求信号を発生さ
せるとともに、上記割り込み要求信号に対応して上記割
り込みマスク信号を参照した割り込みソースレジスタの
情報ビットを取り出させる。

〔作　用〕

上記した手段によれば、マスクレジスタの情報ビットを
ＭＰＵが管理することによって、マスクさていない割り
込みソースレジスタの情報ビットをいちはやく見出すこ
と、言い換えるならば、割り込み要因となったメモリ領
域の検索を高速に行うことができる。

〔実施例〕

第１図には、この今期をデュアル・ボート・ＲＡＭに適
用した場合の一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、たとえば単結晶シリコンのような一個の半
導体基板上において形成される。

この実施例におけるデュアル・ボート・ＲＡＭは、左右
二つのバス（信号経路）を介して、二つのマイクロプロ
セッサＭＰＵａおよびＭＰＵｂに接続される。このデュ
アル・ボート・ＲＡＭにおけるメモリ回路は、次のメモ
リアレイＭ−ＡＲＹを持つ、メモリアレイＭ−ＡＲＹは
、特に制限されないが、各プロセッサＭＰＵａ、ＭＰＵ
ｂに対応して、２組のアドレスデコーダおよびカラムス
イッチが設けられる。すなわち、一方のマイクロプロセ
ッサＭＰＵａから供給されるＸアドレス信号ＡＸａは図
示しないアドレスバッファを介してＸデコーダＸＤＣＲ
Ａの入力端子に供給される。

このＸデコーダＸＤＣＲＡは、上記アドレス信号ＡＸａ
を解読して、メモリアレイＭ−ＡＲＹの対応する１つの
ワード線の選択信号を形成する。他方のマイクロプロセ
ッサＭＰＵｂから供給されるＸアドレス信号ＡＸｂは図
示しないアドレスバッファを介してＸデコーダＸＤＣＲ
Ｂの入力端子に結合される。このＸデコーダＸＤＣＲＢ
は、上記アドレス信号ＡＸｂを解読して、メモリアレイ
Ｍ−ＡＲＹの対応ず１つのワード線の選択信号を形成す
る。

同様に、メモリアレイＭ−ＡＲＹのデータ線が結合され
るカラムスイッチＣＷＡの選択端子は、マイクロプロセ
ッサＭＰＵａからのＹアドレス信号ＡＹａをデコードす
るＹデコーダＹＤＣＲＡの出力端子に結合され、また、
上記データ線が結合されるカラムスイッチＣＷＢの選択
端子は、マイクロプロセッサＭＰＵｂからのＹアドレス
信号ＡＹｂをデコードするＹデコーダＹＤＣＲＢの出力
端子に結合される。

カラムスイッチＣＷＡは、Ｙアドレス信号ＡＹａにより
指定されるメモリアレイＭ−ＡＲＹのデータ線を共通デ
ータ線対に接続させる。共通データ線は、データバッフ
ァＤＢＡを介して外部のデータバスＤａに接続される。

データバッファＤＢＡは、読み出しモードならメモリア
レイＭ−ＡＲＹの選択されたメモリセルからの読み出し
データをデータバスＤａに送出し、書き込み動作ならデ
ータバスＤａを介して供給される書込みデータをメモリ
アレイＭ−ＡＲＹの選択されたメモリセルに伝える。こ
のようなメモリアレイＭ−ＡＲＹの周辺回路の動作は、
マイクロプロセッサＭＰＵｂに対応して設けられるＸデ
コーダＸＤＣＲＢ、ＹデコーダＹＤＣＲＢ、カラムスイ
ッチＣＷＢ及びデータバッファＤＢＢについても同様に
行われる。

この実施例においては、上記メモリアレイＭ−ＡＲＹの
アドレス空間は、特に制限されないが、８つのメモリブ
ロック（メモリ領域）ＭＯないしＭ７に分割される。そ
して、これらのメモリブロックＭＯないしＭ７に対して
、それぞれ割り込み要因を持たせるようにするものであ
る。言い換えるならば、上記メモリブロックＭＯないし
Ｍ７を単位として、両プロセッサＭＰＵａ、ＭＰＵｂか
ら伝達すべきデータの種類に応じた書き込み／読み出し
が行われる。

制御回路ＣＴＬは、それぞれのマイクロプロセッサＭＰ
Ｕａ、ＭＰＵｂから供給される選択信号Ｃ３ａＳＣ３ｂ
、ライトイネーブル信号ＷＥａ、ＷＥｂに基づいて各種
内部の動作モード信号及びタイミング信号を形成する。

また、上記それぞれアドレスバスＡＸａ、ＡＹａ、ＡＸ
ｂ、ＡＹｂ及びデータバスＤａ、Ｄｂから供給されるア
ドレス信号及びデータ信号を受けて、後述するようなレ
ジスタの選択及びその書き込み／読み出し制御等を行う
。また、上記制御回路ＣＴ　Ｌは、論理回路ＡＢＴを含
み、ここで上記レジスタＲＥＧの情報ビットから割り込
み要求信号の発生及び選択信号の受は付は制御を行う。

上記レジスタＲＥＧは、特に制限されないが、割り込み
マスクレジスタＲ１、割り込みソースレジスタＲ２、占
有レジスタＲ３及び解放レジスタＲ４から構成される。

これらの各レジスタＲ１なしいＲ４の各ビット（ビット
Ｏないしビット７）は、それぞれ上記分割されたメモリ
ブロックＭＯないしＭ７に対応した情報ビットを持つよ
うにされる。

第２図には、上記レジスタＲ１ないしＲ４の情報ビット
構成と、論理回路ＡＢＴに含まれる割り込み発生回路の
回路図が示されている。

解放レジスタＲ４及び占有レジスタＲ３は、いわゆるセ
マフォとして使用されて、同じメ・モリプロッタ（メモ
リ領域）に同時に二つのマイクロプロセッサＭＰＵａ及
びＭＰＵｂからアクセスが行われることの相互排除を行
う。例えば、マイクロプロセッサＭ　Ｐ　Ｕ　ａからメ
モリブロックＭＯにデータの書き込みを行う場合、解放
レジスタＲ４の情報ビットＬＢＯが論理“１”であるこ
とを条件として、占有レジスタのビットＴＢＯに論理“
１”を書き込みが可能にされ、その書き込みと同時に解
放レジスタＲ４の情報ビットが論理“１″から論理“０
”に書き換えられる。これによって、マイクロプロセッ
サＭ　Ｐ　Ｕ　ａがメモリブロックＭＯに対してアクセ
スを行っている間、他方のマイクロプロセッサＭＰＵｂ
の上記メモリブロックＭＯに対するアクセスが禁止され
る。

上記マイクロプロセッサＭＰＵａがメモリブロックＭＯ
に対するアクセスが終了すると、マイクロプロセッサＭ
ＰＵａは、上記解放レジスタＲ４の情報ビットＬＢＯに
論理“１”を書き込む。ことれによって占有レジスタＲ
３の対応する情報ピントＴＢＯは自動的に論理“ｌ゛か
ら論理“０”に書き換えられる。

割り込みソースレジスタＲ２は、上記解放レジスタＲ４
に対する特定の情報ビットへの書き込みに応じて論理“
１”がセットされ、割り込み要因を発生させる。この実
施例では、上記８つのメモリブロックＭＯないしＭ７に
対してそれぞれ割り込み要因を持たせる構成であるので
、それぞれにマスクビットが付加される。すなわち、割
り込みマスクレジスタＲ１は、上記メモリブロックＭＯ
ないしＭ７の割り込ｄ要囚、言い換えるならば、割り込
みソースレジスタＲ２の情報ビットＲＱＯないしＲＱ７
に対応したマスクビットＥＮＯなしいＥＮ７を持つもの
である。

したがって、論理回路ＡＢＴに含まれる割り込み発生回
路は、上記割り込みソースレジスタＲ２の各情報ビット
ＲＱＯないしＲＱ７と、割り込みマスクレジスタＲ１の
対応する情報ビットＥＮＯないしＥＮ７をそれぞれ受け
るアンド（ＡＮＤ）ゲート回路ＧＯないしＧ７及びこれ
らのアンドゲート回路ＧｏないしＧ７の出力信号を受け
るノア（ＮＯＲ）ゲート回路Ｇ８から構成され、１つの
割り込み要求信号ＩＲＱを発生させる。なお、上記割り
込み要求信号ＩＲＱは、上記解放レジスタＲ４の各情報
ビットにそれぞれ対応して割り込み要求がどちらのマイ
クロプロセッサＭＰＵａ又はＭＰＵｂから行われたを示
す記憶情報等（図示せず）に従い相手方のマイクロプロ
セッサＭＰＵｂ又はＭＰＵａに対して供給される割り込
み要求体この実施例の動作を次に説明する。

例えば、マイクロプロセッサＭＰＵａからマイクロプロ
セッサＭＰＵｂに対してデータを伝達させる場合、マイ
クロプロセッサＭＰＵａはチップ選択信号Ｃ３ａをロウ
レベルにしてデュアル・ボート・ＲＡＭに対するアクセ
スを行う。伝えるべきデータの書き込みに使用するメモ
リブロックがＭ５なら、それに対応した割り込みソース
レジスタＲ２の情報ビットＲＱ５を参照して、論理“１
′でないこと及び解放レジスタＲ４の対応する情報ビッ
トＬＢ５が論理“１”であることから、占有レジスタＲ
３の情報ビットＴＢ５に論理“ｌ”を書き込む。これに
よって、メモリブロックＭ５に対する書き込みが可能に
される。なお、上述のように占有レジスタＲ３の情報ビ
ットＴＢ５に対する論理“１゛の書き込みによって、解
放レジスタＲ４の情報ビットＬＢ５には自動的に論理“
Ｏ”が書き込まれる。これによって、マイクロプロセッ
サＭＰＵａが上記データの書き込みを行っている間、他
方のマイクロプロセッサＭＰＵｂから同じメモリブロッ
クＭ５に対するアクセスが〜　禁止される。

なお、上記割り込みソースレジスタＲ２の情報ビットを
参照するのは次の理由による。例えば割り込みマスクレ
ジスタＲ１の対応する情報ビットＥＮ５が論理“θ′　
（マスクがかけられた状Ｂ）であると、割り込み要求信
号ＴＲＱは出力されず、対応するメモリブロックは書き
込み終了後相手ＭＰＵの読み出し待ち状態となり、メモ
リブロックＭ５に以前に書き込んだデータの受は渡しが
終了していないため、上記書き込みを行うとそのデータ
が破壊されてしまうからである。

そして、マイクロプロセッサＭ　Ｐ　Ｕ　ａは、伝える
べきデータをメモリブロックＭ５への書き込みが終了す
ると、解放レジスタＲ４の情報ビットしＢ５に論理“Ｉ
”を書き込む。これによって、占有レジスタＲ３の情報
ビットＴＢ５は自動的に論理“ｌ”から論理“Ｏ”に書
き換えられる。

上記解放レジスタＲ４の情報ビットＬＢ５への論理°１
″の書き込みによって、割り込みソースレジスタＲ２の
情報ビットＲＱ５には論理“１″が書き込まれる。これ
に応じて、割り込みマスクレジスタＲ１の情報ピントＥ
Ｎ５が論理″１“であれば、他方のマイクロプロセッサ
ＭＰＵｂに対して割り込み要求信号Ｉ　ＲＱｂが発生さ
れる。もしも、マイクロプロセッサＣＰυｂにおいて上
記メモリブロックＭ５を用いたデータ転送動作より優先
度の高い情報処理を行っている場合、マイクロプロセッ
サＭＰＵｂは割り込みマスクレジスタＲ１の情報ビワ）
ＥＮ５に論理“０”を書き込ん、でおくことによって、
上記割り込み要求信号ＩＲＱｂの発生が禁止させること
ができる。

゛フィクロプロセッサＭＰＬｉｂにおいて上記マスクビ
ットＥＮ５を論理“１”に書き込みこと、または上記の
ようにマスクビットＥＮ５が論理“１”であることより
割り込み要求信号Ｉ　ＲＱｂが発生されると、マイクロ
プロセッサＭＰＵｂは割り込みマスクレジスタＲ１の各
情報ビットを参照して、それが論理“１”にされている
情報ビットに対応した割り込みソースレジスタＲ２の情
報ビットを順次読み出す。この読み出しによって、論理
“１”が書き込まれている情報ビットに対応したメモリ
ブロックＭ５に対する読み出しが高速に行える。すなわ
ち、例えば、割り込みソースレジスタＲ２の情報ビット
ＲＱＯから順に読み出すとき、割り込みマスクレジスタ
Ｒ１において論理“０”が書き込まれている情報ビット
に対応した割り込みソースレジスタＲ２の情報ビットの
読み出しをスキップして次の情報ビットの読み出しを行
うことができるからである。

マイクロプロセッサＭＰＵｂは、上記メモリブロックＭ
５に対する読み出し動作が終了すると、上記割り込みソ
ースレジスタＲ２の情報ビットＲＱ５に論理“０”を書
き込み、割り込み要因をリセット状態にさせる。

このことは、他のメモリブロックを用いたデータ転送動
作においても同じである。また、マイクロプロセッサＭ
ＰＵｂからマイクロプロセッサＭＰＵａに対してデータ
を転送する場合においても同様である。

この実施例では、上記のように、ＤＰ−ＲＡＭにおける
メモリ空間を複数のメモリブロックに分割して、それぞ
れに割り込み要因を与えること、及びそれぞれのメモリ
ブロックに対応した情報ピントを持つ占有／解放レジス
タ及び割り込みソース／マスクレジスタを設けることに
よって、メモリ領域管理が簡単に行えるとともに、割り
込みを受は付けたとき、その要因となったデータの転送
、言い換えるならば、メモリブロックの読み出しが高速
に行えるものとなる。

上記実施例から得られる作用効果は、下記の通りである
。すなわち、 ＜１につの信号経路によって少なくとも二つのプロセッ
サからそれぞれ任意にアクセス可能にされ、分割されて
構成される複数からなる記憶領域を持つデュアル・ポー
ト・メモリ回路に、上記分割された各記憶領域のそれぞ
れ対応してその占有／解放を指示する情報ビットを持つ
占有／解放レジスタ、上記上記占有レジスタ及び解放レ
ジスタの各情報ビットから割り込み情報ビットを形成す
る割り込みソースレジスタ及びそのマスク制御ための情
報ビットを持つ割り込みマスクレジスタを設げることに
よって、各情報ビットからデータ転送に用いるメモリ領
域を管理できるから、メモリ領域の管理の簡素化が図ら
れるという効果が得られる。

（２）上記割り込みソースレジスタと割り込みマスクレ
ジスタの対応する情報ビットとから割り込み要求信号を
発生させるとともに、上記割り込み要求信号に対応して
上記割り込みマスク信号を参照した割り込みソースレジ
スタの情報ビットを取り出させることにより、マスクレ
ジスタの情報ビットを参照することによって、マスクさ
ていない割り込みソースレジスタの情報ピントをいちは
やく見出すこと、言い換えるならば、割り込み要因とな
ったメモリ領域の検索を高速に行うことができるという
効果が得られる。

（３）各メモリブロックに対応して上記割り込みソース
レジスタ及び割り込みマスクレジスタにｗ報ビットを持
たせることによって、各割り込み要因に選択的にマスク
をつけることができる。これによって、データ転送の種
粛（緊急度）に応じて優先度を設定することができ、合
理的なデータ転送動作が可能になるという効果が得られ
る。

以−１二本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、各レジス
タＲ１ないしＲ４は、それぞれのマイクロプロセッサに
対応して設けるものとしてもよい。また、各メモリブロ
ックに対応してワードレジスタを設けて各メモリブロッ
クの読み出しにおける転送語数を格納するようにするよ
うな各種付属的な機能を付加するものであってもよい。

また、Ｘアドレス信号およびＹアドレス信号はマルチプ
レクス方式によって、共通の信号線によって供給される
方式としてもよい。さらに、アドレス信号とデータ信号
とをマルチプレクス方式により伝達させるものであって
もよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマルチプロセッサシ
ステムにおけるデュアル・ボート・ＲＡ　Ｍに適用した
場合について説明したが、それに限定されるものではな
く、たとえば、ホストコンピュータとプロセッサを有す
るインテリジェント端末機器との間に設けられるデュア
ル・ボート・ＲＡＭなどもに適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、二つの信号経路に　１よって少な（とも
二つのプロセッサからそれぞれ任意にアクセス可能にさ
れ、分割されて構成される複数からなる記憶領域を持つ
デュアル・ポート・メモリ回路に、上記分割された各記
憶領域のそれぞれ対応してその占を及び解放を指示する
情報ビットを持つ占有レジスタ及び解放レジスタ、上記
占有レジスタ及び解放レジスタの各情報ビットから割り
込み情報ビットを形成する割り込みソースレジスタ及び
そのマスク制御ための情報ビットを持つ割り込みマスク
レジスタを設けて、上記割り込みソースレジスタと割り
込みマスクレジスタの対応する情報ビットとから割り込
み要求信号を発生させるとともに、−上記割り込み要求
信号に対応して上記割り込みマスク信号を参照した割り
込みソースレジスタの情報ビットを取り出させることに
より、メモリ領域管理が容易になるとともに、マスクレ
ジスタの情報ビットを参照することによって、割り込み
要因となったメモリ領域の検索を高速に行うことができ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたデュアル・ボート・Ｒ
ＡＭの一実施例を示すブロック図、第２図は、その一実
施例を示す各レジスタに対応した情報ビット構成及び割
り込み要求信号発生回路の回路図、 第３図は、従来のデュアル・ボート・ＲＡＭの制御回路
の一例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＤＣＲＡ、ＸＤＣＲＢ
・・Ｘデコーダ、ＹＤＣＲＡ、ＹＤＣＲＢ・・Ｙデコー
ダ、ＣＷＡ、ＣＷＢ・・・カラムスイッチ、ＤＢＡ、Ｄ
ＢＢ・・データバッファ、ＣＴＬ・・制御回路、ＡＢＴ
・・論理回路、Ｒ１・・割り込みマスクレジスタ、Ｒ２
・・割り込みソースレジスタ、Ｒ３・・占有レジスタ、
Ｒ４・・解放レジスタ、Ｇｏ−Ｇ７・・アンドゲート回
路、Ｇ８・・ノアゲート回路、ＭＰＵａ、ＭＰＵｂ・・
マイクロプロセッサ 第１図

Claims (1)

1. 【特許請求の範囲】 １、二つの信号経路によって少なくとも二つのプロセッ
   サからそれぞれ任意にアクセス可能にされ、分割されて
   構成される複数からなる記憶領域を持つデュアル・ポー
   ト・メモリ回路と、上記分割された各記憶領域のそれぞ
   れ対応してその占有及び解放を指示する情報ビットを持
   つ占有レジスタ及び解放レジスタと、上記占有レジスタ
   及び解放レジスタの各情報ビットから割り込み情報ビッ
   トを形成する割り込みソースレジスタ及びそのマスク制
   御ための情報ビットを持つ割り込みマスクレジスタと、
   上記割り込みソースレジスタと割り込みマスクレジスタ
   の対応する情報ビットとから割り込み要求信号を発生す
   る割り込み発生回路とを含み、上記割り込み要求信号に
   対応して上記割り込みマスク信号を参照した割り込みソ
   ースレジスタの情報ビットを取り出されるようにしたこ
   とを特徴とする半導体記憶装置。 ２、上記割り込み発生回路は、割り込みソースレジスタ
   と割り込みマスクレジスタの対応する情報ビットをそれ
   ぞれ受ける複数の論理積ゲート回路と、上記複数の論理
   積ゲート回路の出力信号を受ける論理和ゲート回路から
   １つの割り込み要求信号を形成するものであることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。