JPH04155692A - 半導体メモリの行デコーダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリの行デコーダ回路に関する。

〔従来の技術〕

従来、半導体メモリでは、ワード線又はデイジット線、
メモリセルに何らかの不良があった場合歩留りが低下し
ないように、予め冗長（以後リダンダンシーと呼ぶ）の
ワード線、デイジット線を含むメモリセルを配置してお
き、不良ワード又は不良デイジットを置換するという方
式がとられている。

第６図に、このような従来例を示す、第７図は第６図の
回路の動作状態を示すタイミング図である。第７図中、
実線は置換時、破線は置換してない時の波形を示す。

第６図、第７図において、活性化時にハイレベルとなり
、非活性化時にロウレベルとなる制御信号φＰをゲート
入力とするＰチャネル型電界効果トランジスタ（以後Ｐ
ＭＯ３）−ランジスタと呼ぶ）Ｑｍのソースが電源に接
続され、ドレインが節点ＮＶＩに接続されている。アド
レス信号φ１．φ２．φ３をそれぞれのゲート入力とす
る３つのチャネル型電界効果トランジスタ（以後ＮＭＯ
Ｓトランジスタと呼ぶ）　Ｑｌ４．　Ｑｌ５．　Ｑｇ６
が、トランジスタＱ１３と直列に接続されている。

即ち、トランジスタＱＩ４のドレインを節点ＮＶＩと接
続し、トランジスタＱ１４のソースとトランジスタＱ１
５のトレイン、トランジスタＱ１．のソースとトランジ
スタＱｒｂのドレインをそれぞれ接続し、トランジスタ
Ｑ１６のソースは接地レベルに接続されている。第３図
のデコーダ回路が非活性化時には、制御信号φＰとアド
レス信号φ、。

φ２．φ３との少なくとも１つはロウレベルであり、ト
ランジスタＱ１３はオン、トランジスタＱ　１４＋　Ｑ
　１５＋　Ｑ　ｌｂの少なくとも１つはオフしており、
節点ＮＶＩをハイレベルにプリチャージしている。制御
信号φＰとアドレス信号φｌ、φ２゜φ、がすべてハイ
レベルになると、トランジスタＱ１３がオフ、トランジ
スタＱ　１４＋　Ｑ　１５．　Ｑ　１６がオンして、節
点ＮＶＩのチャージを引き抜きロウレベルとすることに
より、第３図のデコーダ回路を活性化する０節点ＮＶＩ
はインバータ１１の入力であり、インバータ１１の出力
である節点ＮＶ２は、ゲートを電源に接続した複数のＮ
ＭＯＳトランジスタのドレインに接続されている。ここ
では、トランジスタＱ９　、　Ｑｔｏ、　Ｑｌｌ、　Ｑ
ｌ２の４つの場合について述べるが、この数を限定する
ものではない。トランジスタＱ９のソースはＮＭＯＳト
ランジスタＱ１のゲートと接続され、トランジスタＱ１
のソースは節点ＮＶ５と接続されている。トランジスタ
Ｑ１のトレインは、ワード活性化信号φＲＯに接続され
２節点ＮＶ５はワード線ＷＬＯに接続されている１節点
ＮＶ３は、デコーダの活性化時に節点ＮＶＩのロウレベ
ルをインバータ１１トランジスタＱ９を介して受け、電
源からトランジスタＱ９の閾値電圧ＶＴ（以下ＶＴと略
す）分、下がったハイレベルとなる。その後、ワード活
性化信号φＲＱが電源レベルのハイレベルとなると、ト
ランジスタＱ１のゲートとドレイン間の容量を介して、
トランジスタＱ１のゲートは電源より２Ｖ丁以上の高い
レベルまで達する。従って、ワード＆ｉ、ＷＬＯは、電
源レベルまで上がる。

また、節点ＮＶ５はソースを接地レベルとするＮＭＯＳ
）ランジスタＱ２のドレインに接続され、トランジスタ
Ｑ２のゲートには、インバータエ２による節点ＮＶ２の
インバート信号ＮＶ４が入力されている。従って、トラ
ンジスタＱ２はデコーダの活性化時にオフ、非活性化時
にオンし、ワード線ＷＬＯを非選択時に接地レベルにお
さえている。このトランジスタＱ９　、Ｑｌ、Ｑ２によ
る精成回路が同様に３つあり、そのそれぞれにワード活
性化信号φＲ１＋　φＲ２＋　φλ３が入力され、それ
ぞれワード線ＷＬＩ、ＷＬ２．ＷＬ３が接続されている
。また、ドレインをワード線に接続し、ソースを接地レ
ベルとするトランジスタのゲートには節点ＮＶ４が接続
されている。ワード活性化信号φ□はアドレス信号によ
りデコードされて１つだけ発生される信号で、デコーダ
に含まれるワード線と１対１対応しており、ワードを直
接活性化する信号であるが、リダンダンシーで置換され
ている場合は、リダンダンシーアドレス選択信号により
非活性化され、リダンダンシーワードが選択される。

〔発明が解決しようとする課題〕

前述した従来のデコーダ回路は、ドレインをワード線Ｗ
Ｌｎに接続しソースを接地レベルとするトランジスタＱ
２　、Ｑ４　、Ｑ６　、Ｑｇが、デコーダの非活性化時
にすべてオンするりダンダンシーで置換されていても同
様である。また、スタンバイ時において、ビット線はプ
リチャージ電源から１　／　２　Ｖ　ｃ　ｃレベルを供
給される。前述の結果、ワードＩＩ　Ｗ　Ｌ　ｎとビッ
ト線の短絡による不良ワードがリダンダンシーで置換さ
れていた場合、スタンバイ時にビット線のプリチャージ
レベル（ＶｃＣ／２等のレベル）からビット線へ、ビッ
ト線からビット線とワード線の短絡部を介してワード線
へ、さらにワード線からドレインをワード線に接続し、
ソースを接地レベルとするフローティング防止用トラン
ジスタＱ２　、Ｑ４　、Ｑ６　、Ｑｓを介して、接地レ
ベルへ流れるリーク電流が生じ、スタンバイ時の消費電
流が増加するという欠点を有する。

本発明の目的は、前記欠点と解決し、スタンバイ時の消
費電流を減少させた半導体メモリの行デコーダ回路を提
供することにある。

〔課題を解決するための手段〕

本発明の半導体メモリの行デコーダ回路の構成は、リダ
ンダンシーで置換されているかどうかを判定しその判定
された出力信号を保持する第１の回路と、前記第１の回
路の出力信号を判定して、一主極をワード線に接続し他
主極を接地レベルとするトランジスタが前記リダンダン
シーで置換されていなければ、デコーダの非活性化時に
オン、活性化時にオフさせ、前記リダンダンシーで置換
されていればスタンバイ時にオフ、アクティブ時にオン
させる第２の回路とを設けたことを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の行デコーダ回路を示す
回銘図、第２図はその動作波形を示すタイミング図であ
る。

第１図、第２図において、本実施例は、プリチャージ信
号φＰをゲート入力信号としソースを電源に接続しドレ
インを節点ＮＶＩに接続したＰＭＯＳトランジスタＱ２
５と、アドレス信号φ１゜φ２．φ３をそれぞれのゲー
ト入力信号とする３つのＮＭＯＳ）ランジスタＱ２６．
Ｑ２フ、Ｑ２８とが直列に接続されている。即ち、トラ
ンジスタＱ２６のドレインを節点ＮＶＩに接続し、トラ
ンジスタＱ２６のソースとトランジスタＱ２７のトレイ
ンを接続し、トランジスタＱ２７のソースとトランジス
タＱ２８のドレインを接続して、トランジスタＱ２１１
のソースを接地している８節点ＮＶＩは、インバータエ
１の入力となりインバータエ１の出力が節点ＮＶ２と接
続されている。さらに節点ＮＶ２は、ゲートを電源接続
したＮＭＯＳ　）−ランジスタＱ５　、　Ｑ６　、　Ｑ
１７．　Ｑｌｇのドレインに接続されており、また回路
ブロックＢＬＯＣＫＩ、ＢＬ○ＣＫ２．ＢＬＯＣＫ３．
ＢＬＯＣＫ４の回路の入力信号となっている。トランジ
スタＱ５のソースは、ドレインにワード活性化信号φＲ
Ｑを入力し、ソースを節点ＮＶ５に接続したＮＭＯＳ）
ランジスタＱ、のゲートに接続されている０節点ＮＶ５
はワード線ＷＬＯに接続され、そらにソースを接地レベ
ルとし、ゲートを節点ＮＶ４と接続したＮＭＯＳトラン
ジスタのトレインに接続されている。トランジスタＱｌ
、Ｑ２　、Ｑ５により構成される回路と同様の回路が、
トランジスタＱｖ　、Ｑ４．Ｑｂとワード線ＷＬＩ、）
−ランジスタＱ　＋３．　Ｑ　１４．　Ｑ　ｌフとワー
ド１ｉＷＬ２．）ランジスタＱ　＋５＋　Ｑ　１６１　
Ｑ　１ｇとワード線ＷＬ３のそれぞれにより構成されて
いる。また、それぞれワード活性化信号φ８１．φ８□
、φ乳３が同様に入力されている。ＢＬＯＣＫＩとＢＬ
ＯＣＫ３．ＢＬＯＣＫ２とＢＬＯＣＫ４はそれぞれ同様
の回路なので、ＢＬＯＣＫＩとＢ　ＬＯＣＫ　２につい
て説明を行う。

まずＢＬＯＣＫＩの構成を説明する０節点ＮＶ２とアド
レス信号Ｔ「とリダンダンシーアドレス選択信号φＤを
入力とする入力ナント回路Ｎ１の出力が接点ＮＶ１３に
接続され、節点ＮＶ７はソースを節点ＮＶ８に接続する
ＮＭＯＳ）ランジスタのドレインと、トレインを節点Ｎ
Ｖ８に接続するＰＭＯ８）ランジスタのソースに接続さ
れている０節点ＮＶ８はインバータエ３の入力でありイ
ンバータエ３の出力は節点ＮＶ３に接続されている。さ
らに、節点ＮＶ３は、インバータエ２とインバータエ４
の入力となっておりインバータエ２の出力はトランジス
タＱｌｌのゲートに接続され、インバータエ４の出力は
節点Ｎ■８に接続され、トランジスタＱ１２のゲートに
接続されている。また、節点ＮＶ３はパワーオン時のワ
ンショット信号φＯＮをゲート入力信号とし、ソースを
接地したトランジスタＱ２９のドレインに接続されてお
り、節点ＮＶ３がＢＬＯＣＫｌの出力となっている。

次に、ＢＬＯＣＫ２の構成を説明する。ＢＬＯＣＫｌの
出力である節点ＮＶ３をゲートに接続しソースを節点Ｎ
Ｖ４に接続したＮＭＯＳ）ランジスタのトレインと、節
点ＮＶ３を入力とするインバータエ５の出力をゲートに
接続し、ドレインを節点ＮＶ４に接続したＰＭＯＳトラ
ンジスタＱ８のソースが接続され、その中間節点にプリ
チャージ信号φｐが接続されている。また、インバータ
Ｉ５の出力をゲート入力とし、ソースを節点ＮＶ４に接
続したＮＭＯ３）ランジスタＱ９のドレインと節点ＮＶ
３をゲート入力とし、ドレインを節点ＮＶ４に接続した
ＰＭＯ５）ランジスタＱ、。のソースが接続され、その
中間節点に節点ＮＶ２を入力とするインバータＩ６の出
力が接続されている０節点ＮＶ４は、ＢＬＯＣＫ２の出
力となってトランジスタＱ２とＱ４のゲートに接続され
ている。ＢＬＯＣＫ３ＪｆＢＬＯＣＫ１＜７）入力信号
ｉがφＸに変わっただけであり、ＢＬＯＣＫ４はＢＬＯ
ＣＫ２と全く同じ回路である。

次に第２図も用いて動作について説明する。まず電流投
入時に発生するワンショット信号φ。、によりトランジ
スタＱ２９はオンし、節点ＮＶ３をロウレベルとした後
オフする。即ちＢＬＯＣＫＩの出力は初期状態ロウレベ
ルである。パワーオン後の内部回路初期状Ｂ設定動作が
完了した後、ワード１ｌｉＷＬｏに対応するアドレスを
選択した場合を考えると、プリチャージ信号φＰとアド
レス信号φｌ、φ２．φ３のすべてがハイレベルになり
トランジスタＱ２５がオフ、トランジスタＱ２６゜Ｑ２
７１　Ｑ２ｇのすべてがオンし、節点ＮＶＩをロウレベ
ルに引き抜く０節点ＮＶＩがロウレベルとなることによ
り、節点ＮＶＩを入力とするインバータ１１の出力節点
ＮＶ２はハイレベルとなり、デコーダを活性化状態とす
る。３人力ナンドＮ１の入力は初期状態ですべてロウレ
ベルなのでナンドＮ１の出力節点ＮＶ７は初期状態ハイ
レベルである０節点ＮＶ３のロウレベルはインバータＩ
２により反転されてＮＭＯ５）ランジスタＱ１ｔをオン
させ、また直接ＰＭＯＳトランジスタＱ１２をオンさせ
る。従って節点ＮＶ７のレベルはそのまま、節点ＮＶ８
に伝えられる状態となっている。デコーダの活性化状態
でワード１ＷＬＯがリダンダンシーで置換していなけれ
ば、リダンダンシーアドレス選択信号φＤは発生しない
ので、節点ＮＶ２とアドレス信号Ｔ１がハイレベルとな
ってもナンドＮ１の出力ＮＶＩは、ハイレベルのままで
あり、ＢＬＯＣＫＩの状態は変化せず節点ＮＶ３はロウ
レベルのままである。ＷＪ点ＮＶ３のレベルによりトラ
ンジスタＱ７．Ｑ８がオフ、トランジスタＱ９　、　Ｑ
ｔｏがオンし、節点ＮＶ２の反転信号が節点ＮＶ４に伝
えられ、トランジスタＱ２とＱ４はオフする。また、ト
ランジスタＱ１とＱ３のゲートには節点ＮＶ２のハイレ
ベルがトランジスタＱｓ、Ｑ６により７丁分下がったレ
ベルで伝えられる。即ち、トランジスタＱ１とＱ３のゲ
ートレベルは、ＶＣＣ−Ｖ丁となりトランジスタＱｌと
Ｑ３はオンする。この状態でワード活性化信号φλ０が
発生しトランジスタＱ１のゲートとドレイン間の寄生容
量によりブートアップされ、トランジスタＱｔのゲート
はＶｃｃ十Ｖ丁以上のレベｌしまで上がる。従ってＷＬ
Ｏにはワード活性化信号φλ０のレベルがそのまま伝え
られＷＬＯはＶｃｃレベルまで上がる。デコーダの非活
性化時にはアドレス信号φ１．φ２．φ３の少なくとも
１つはロウレベルであり、またプリチャージ信号φＰは
ロウレベル又は−度ロウレベルに落ちて、再びハイレベ
ルとなった状態である。いずれにせよ、プリチャージ信
号φＰがロウレベルとなることにより、トランジスタＱ
２５がオンし、アドレス信号φ１．φ２．φ３の少なく
とも１つがロウレベルとなることにより、トランジスタ
Ｑ２６．　Ｑ２ｇ。

Ｑ２９の少なくとも１つがオフし、節点ＮＶＩは、プリ
チャージされ、ハイレベルとなる０節点ＮＶ１がハイレ
ベルになることにより、節点ＮＶ２はロウレベルとなり
、トランジスタＱｌ、Ｑ２はオフする。また節点ＮＶ２
がロウレベルとなることにより節点ＮＶ４はハイレベル
となりトランジスタＱ２．Ｑ４はオンし、ワード線ＷＬ
Ｏ，ＷＬＩを接地レベルとする０次にワード線ＷＬＯが
リダンダンシーで置換されていたとすると、デコーダの
活性化時に、節点ＮＶＩがロウレベル、節点ＮＶ２がハ
イレベルとなり、トランジスタＱｔ。

Ｑ３のゲートがＶＣＣＶ丁レベルしになる所は、リダン
ダンシーで置換されていない時と同様である。しかし、
ＢＬＯＣＫＩとＢＬＯＣＫ２の動作が異なる。ワード線
ＷＬＯがリダンダンシーで置換されているので、リダン
ダンシーアドレス選択信号φＤが発生し、３人力ナンド
Ｎ１のすべての入力がハイレベルとなり、ナンドＮ１の
出力、即ち節点ＮＶ７がハイレベルからロウレベルに変
化する１節点ＮＶ７のレベルは節点ＮＶ８へそのまま伝
えられ、インバータエ３により節点ＮＶ３はハイレベル
となる。さらに、節点ＮＶ３がハイレベルとなることに
よりトランジスタＱ１ｔとＱ１□はオフし、以後の節点
ＮＶ７のレベルを受けなくなる。また、節点ＮＶ３のハ
イレベルはインバータエ４によりロウレベルとしてイン
バータＩ３の入力に伝えられ、節点ＮＶ３のハイレベル
がラッチされる。′！？ｉ点ＮＶ３のハイレベルにより
トランジスタＱ７．Ｑ８がオン、トランジスタＱ９．Ｑ
ｌ。

がオフし、節点ＮＶ４　、即ちトランジスタＱ２とＱ４
のゲートにはプリチャージ信号φＰが入力される。従っ
てトランジスタＱ２．Ｑ４はスタンバイ時にオフ、アク
ティブ時にオンすることになる。ワード活性化信号φλ
０はリダンダンシーアドレス選択信号φ。により非活性
化される。従ってワード線ＷＬＯもハイレベルとならな
い。

以上説明した回路動作により、ワード線ＷＬＯがリダン
ダンシーで置換されていない時は、トランジスタＱ２が
デコーダの活性化時にオフして、ワード線を接地レベル
から切り離し、非活性化時には、オンしてワード線ＷＬ
Ｏを接地レベルに抑える。また、ワードｌＩ！ＷＬＯが
リダンダンシーで置換されている時は、アクティブ時に
オンして、ワード線ＷＬＯを接地レベルに抑え、スタン
バイ時にオフして、ワードをフローティングとし、リー
クしないようにしている。尚、第２図において、実線は
置換時、破線は置換されていない場合をそれぞれ示す。

第３図は、本発明の第２の実施例の回路図である。

第３図において、本実施例は、第１図のＢＬＯＣＫ２と
ＢＬＯＣＫ４の動作を他の回路形式で実現したものであ
る。これらＢＬＯＣＫ２とＢＬＯＣＫ４の回路以外は、
第１図の回路とまったく等しく、またＢＬＯＣＫ２とＢ
ＬＯＣＫ４ｔｌ’Ｌい回路なので、ここではＢＬＯＣＫ
２のみを図示し、説明する。

第４図は第３図の回路の動作波形を示すタイミング図で
ある。第４図に図示されていない波形は、第２図と同様
であるので、省略する。

節点ＮＶ２を入力とするインバータエ５の出力と判定ラ
ッチ回路ＢＬＯＣＫ１の出力節点ＮＶ６を入力とするイ
ンバータエ６の出力がそれぞれ、ナンドＮ２の入力とな
り、節点ＮＶ６とプリチャージ信号φＰがナンドＮ３の
入力となっている。

ナンドＮ２の出力とナンドＮ３の出力がそれぞれナンド
Ｎ４の入力となり、ナンドＮ４の出力ＮＶ７はワード線
と接地レベル間に接続されたトランジスタＱ２．Ｑ４の
ゲート入力となっている。

前述の実施例と同様にデコーダが活性化すると、ＷＬＯ
がリダンダンシーで置換されていなければＢＬＯＣＫＩ
の出力節点ＮＶ６はロウレベルである０節点ＮＶ６は、
プリチャージ信号φＰと共にナンドＮ３に入力されてお
り、節点ＮＶ６はロウレベルなので、プリチャージ信号
φＰに関係なく、ナンドＮ３の出力はハイレベルとなる
。また節点ＮＶ２と節点ＮＶ６は、共にそれぞれインバ
ータＩ５．Ｉ６を介してナンドＮ２に入力されており、
節点ＮＶ２はハイレベルなので、節点ＮＶ２の反転信号
を入力にもつナンド２の出力は、ハイレベルとなる。さ
らに、ナンドＮ２とナンドＮ３の出力は共にナンドＮ４
の入力となっており、ナンドＮ４の出力は、ＢＬＯＣＫ
２の出力となり、トランジスタＱ２．Ｑ４のゲートに接
続されている。ナンドＮ２とナンドＮ３の出力は、共に
ハイレベルなのでナンドＮ４の出力はロウレベルとなり
トランジスタＱ２．Ｑ４をオフし、ワード線ＷＬＯとＷ
ＬＩを接地レベルから切り離す。

その後、ワード活性化信号φＫＯによりワード線ＷＬＯ
がハイレベルとなる。デコーダが非活性化すると、節点
ＮＶ２がロウレベルとなるので、ナンドＮ２の入力がす
べてハイレベルとなり、ナンドＮ２の出力はロウレベル
となる。従って、ナンドＮ２の出力を入力とするナンド
Ｎ４の出力は、無条件にハイレベルとなりトランジスタ
Ｑ２とＱ４がオンし、ワード線ＷＬＯとＷＬＩを接地レ
ベルとする。ＷＬＯがリダンダンシーで置換されていた
場合は、ＢＬＯＣＫＩの出力節点ＮＶ６がハイレベルと
なり、ナンドＮ２の出力を無条件にハイレベルとする。

埜た、節点ＮＶ６は、プリチャージ信号φＰと共にナン
ドＮ３の入力となっており節点ＮＶ６はハイレベル固定
であるので、信号φＰによりナンドＮ３の出力が制御さ
れ、スタンバイ時にハイレベル、アクティブ時にロウレ
ベルとなる。さらにナンドＮ２の出力も節点ＮＶ６によ
りハイレベル固定となっているのでナンドＮ４の出力、
即ちトランジスタＱ２とＱ４のゲートはナンドＮ３の出
力により制御される。従って、ナンドＮ４の出力節点Ｎ
Ｖ７はスタンバイ時にロウベレル、アクティブ時にハイ
レベルとなり、トランジスタＱ２．Ｑ４は、アクティブ
時にオンしてワード１ｉＷＬｏ、ＷＬＩを接地レベルに
抑え、スタンバイ時にオフしてワードをフローティング
とすることによりリークしないようにしている。

第５図は本発明の第３の実施例の行デコーダ回路を示す
回路図である。

第５図において、本実施例は、第１図と異なる部分のみ
を示しており、図示されてない回路部分は第１図と同様
である。

本実施例は、第１の実施例の回路の各ワード線ＷＬＯ，
ＷＬＩ、ＷＬ２．ＷＬ３と接地レベル間にそれぞれＮ０
Ｍ５）ランジスタＱ　３ｓ　、　Ｑ　３２　。

Ｑ３３．　Ｑ３４が接続され、それぞれのトランジスタ
のゲートにプリチャージ信号φｐの逆相信号φＰが入力
されている。従って、トランジスタＱ３１゜Ｑ３２．　
Ｑ３３．　Ｑ３４はスタンバイ時にオンしてワードがフ
ローティングになるのを防ぎ、アクティブ時にはオフし
てワードを接地レベルから切り離す、このトランジスタ
ＱＳＩＩ　Ｑ３２１　Ｑ３１．　Ｑ３４はサイズを非常
に小さくし、電流能力を小さくしである０本実施例では
、ワード線がリダンダンシー置換されていた時第１の実
施例ではスタンバイ時にワードをフローティングとして
いる所を、能力のｌＪＸさいトランジスタＱ３＋、　Ｑ
ｇｚ、　Ｑ３３．　Ｑ３４をインさせることにより、ワ
ードのフローティングを防止し、第１の実施例と同様の
効果を有するという利点がある。

前述した従来の行デコーダ回路では避けられないリダン
ダンシーで置換された不良ワード線とビット線の短絡に
よるスタンバイ時の消費電流の増加に対し、本実施例は
選択されたアドレスのワード線がリダンダンシーで置換
されているかどうかを判定・記憶し、リダンダンシーで
置換されていれば、デコーダの非活性化時にワードを接
地させるトランジスタをスタンバイ時にオフさせる回路
を有する。

以上説明したように、第１乃至第３の実施例は、第１の
節点と第１の制御信号と、該第１の制御信号をゲート入
力とし、ソースを電源に接続した第１の電界効果トラン
ジスタと、ドレインを第１の節点に接続し、アドレス信
号をゲート入力とし、ソースを接地レベルとした第２の
電界効果トランジスタと、第１の節点を入力する第１の
インバータと第１のインバータの出力をドレうに接続し
、ゲートを電源に接続した第３の電界効果トランジスタ
と、第２の節点と、第２の節点をソースに接続し、第２
の制御信号をドレインに入力し、第、３の電界効果トラ
ンジスタのソースをゲートに接続した第４の電界効果ト
ランジスタと、第２節点と接線された第１のワード線と
、第１のワード線が冗長回路で置換されているかどうか
を判定。

記憶する第１の回路と、ドレインを第２節点と接続し、
ソース接地レベルとする第５の電界効果トランジスタと
、第５の電界効果トランジスタのゲートに接続される出
力信号をもち、第５のトランジスタのオン、オフを制御
する第２の回路とを有する。

〔発明の効果〕

以上説明したように、本発明はワード線とビット線が短
終して不良となり、リダンダンシーで置換されたワード
線があった場合、リダンダンシーで置換されているかど
うかを判定し、判定出力を保持する回路の出力信号で、
不良ワード線を例えばドレインに接続し、ソースを例え
ば接地レベルとしたトランジスタをスタンバイ時にオフ
させることにより、スタンバイ時に不良ワードと不良ビ
ット線の短終部を通して流れる定常電流を低減する効果
がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の半導体メモリの行デコー
ダ回路を示す回路図、第２図は第１図の回路のタイミン
グ図、第３図は本発明の第２の実施例の一部を示す回路
図、第４図は第３図の回路のタイミング図、第５図は本
発明の第３の実施例の一部を示す回路図、第６図は従来
例を示す回路図、第７図は第６図の回路のタイミング図
である。 図中、Ｑ１〜Ｑ３４・・・電界効果トランジスタ、■１
〜Ｉｌｌ・・・インバータ、Ｎ１〜Ｎ４・・・ナンド、
φｌ〜φＸ・・・アドレス信号、ＷＬＯ〜ＷＬ３・・・
ワード線、ＮＶＩ〜ＮＶ７・・・節点。

Claims (1)

【特許請求の範囲】
1. リダンダンシーで置換されているかどうかを判定しその
   判定された出力信号を保持する第１の回路と、前記第１
   の回路の出力信号を判定して、一主極をワード線に接続
   し他主極を接地レベルとするトランジスタが前記リダン
   ダンシーで置換されていなければ、デコーダの非活性化
   時にオン、活性化時にオフさせ、前記リダンダンシーで
   置換されていればスタンバイ時にオフ、アクティブ時に
   オンさせる第２の回路とを設けたことを特徴とする半導
   体メモリの行デコーダ回路。