JPS5846175B2 - プログラム可能回路 - Google Patents

Description

【発明の詳細な説明】 本発明は例えばＣＭＯＳメモリなどのＭＯＳ−ＬＳＩの
不良救済を行なうためのプログラム可能回路に関する。

ＭＯＳ−ＬＳＩの集積密度が向上し、チップサイズが拡
大化する中で１チツプ上に集積した素子が全部不良なく
動作することが困難となっている。

たとえばメモＩＪ Ｌ Ｓ Ｉでは、集積度が６４にビ
ット、２５６にビット、１Ｍビットと大容量化するにつ
れて全ビットが動作するチップの歩留りは低下し続ける
ことが予想され、大容量化をはばむ問題としてクローズ
アップされている。

これを解決する手段として登場したのが不良アドレス記
憶回路を備えた不良救済手段であり、ＮチャンネルのＭ
ＯＳメモｌ、ＪＬＳＩですでに実用化され始めている。

この不良救済手段は、ＭＯＳメモＩＪ Ｌ Ｓ Ｉの行
列メモリアレイにスペア用のメモリ行と行デコーダまた
はメモリ列と列デコーダを設けておき、行列メモリアレ
イ中に不良ビットがあると、不良ビットを含む行または
列を前記スペア用のメモリ行、行デコーダまたはメモリ
列、列デコーダと置換して救済するものである。

この場合、不良アドレス記憶回路にはフユーズ素子が用
いられ、このフユーズ素子の接脂状態（接続状態、切断
状態の２状態）により不良ビットのアドレスを記憶して
おき、不良ビットのアドレスが選択されたとき前記スペ
ア用の行デコーダまたは列デコーダを選択してスペア用
の行または列を使用し、不良ビットを含む行または列の
選択を禁止する。

第１図はこの種の従来の不良アドレス記憶回路を示すも
のであり、Ｘｉ、Ｘｉはアドレス信号入力、Ｐはプログ
ラム（書き込み）入力、Ｘｐｔはアドレス信号選択出力
である。

フユーズ素子Ｆが切断されていないときには、節点Ｑは
電源Ｖｃｃ電位（たとえば５Ｖ）になっており、トラン
ジスタＴ１はオンジインバータ■の出力はＯ■、トラン
ジスタＴ２はオフであり、アドレス信号入力Ｘｉがアド
レス信号選択出力Ｘｐｉとして導出される。

これに対して、予めプログラム時にプログラム人力Ｐが
Ｏ■にされたとき、トランジスタＴ３はオフになり、ト
ランジスタＴ４はアドレス信号人力ＸｉがＯｖならオフ
になり、ＸｉがＶｃｃ電位ならオンになる。

このトランジスタＴ４がオフのときには、トランジスタ
Ｔ５を通じてプログラム電源ｖｐｐの電位（たとえば＋
１０Ｖ）が印加されるトランジスタＴ６がオンになり、
フユーズ素子Ｆに溶断電流が流れてフユーズ素子Ｆが切
断される。

したがって、フユーズ素子Ｆが切断状態のときには、節
点ＱはＯｖになり、トランジスタＴ１がオフ、トランジ
スタＴ２がオンになるので、アドレス信号人力Ｘｉがア
ドレス信号選択出力Ｘｐｉとして導出される。

すなわち、上記不良アドレス記憶回路は、フユーズ素子
Ｆに不良アドレスが書き込まれているか否か、すなわち
フユーズ素子Ｆが切断、接続のいずれの状態であるかに
よって、アドレス信号入力ＸｉひしくはＸｉをアドレス
信号出力Ｘｐｉとして導出する。

しかし、上述した第１図の不良アドレス記憶回路におい
ては、フユーズ素子Ｆが接続状態、切断状態のいずれで
あるかを検出するために、フユーズ素子Ｆの一端と接地
端との間に直流的負荷素子としてディプレッション型の
トランジスタＴ７が接続されており、このためフユーズ
素子Ｆが接続状態の場合には、フユーズ素子Ｆと上記ト
ランジスタＴ７との直列回路を通じて直流的な消費電流
が生じる。

この消費電流は、スタンドバイ電流が有限なＮチャンネ
ルのＭＯＳメモリの場合は問題とならないが、スタンド
バイ消費電流を数百μＡに以下に抑制する必要のあるＣ
ＭＯＳメモリの場合は無視することができない。

特に、電池バックアップ方式のＣＭＯＳメモリでは、ス
タンドバイ消費電流を１μＡ〜数十μＡ程度に抑える必
要があり、この点で不良救済手段を持たせることは困難
であった。

本発明は上記の事情に鑑みてなされたもので、ＣＭＯＳ
等のＭＯＳ−ＬＳＩ回路における不良回路部分を救済す
るためのフユーズ素子にＭＯＳスイッチ素子を直列接続
し、このスイッチ素子をパルス駆動してフユーズ素子の
接脂状態に応じた電圧を得て保持する回路構成とするこ
とによって、フユーズ素子の接脂状態を検出するための
消費電流を低減でき、ＣＭＯＳメモリ不良救済手段の電
池バックアップ化等が可能となり、ＣＭＯＳ超ＬＳＩを
高歩留りで実現可能とするプログラム可能回路を提供す
るものである。

以下図面を参照して本発明の一実施例をＣＭＯＳメモリ
を例に詳細に説明する。

第２図はＣＭＯＳメモリの周辺回路の一部である不良ア
ドレス記憶回路１０、アドレスバッファ回路２０、プロ
グラム回路３０を示している。

不良アドレス記憶回路１０において、フユーズ素子Ｆの
一端は第一電源Ｖｓｓ （本例では基準電位としての接
地端）に接続され、その他端（図中節点Ｑ）と第二電源
（本例では５ＶのＶｃｃ ）との間にはＭＯＳスイッチ
素子としてＰチャンネルトランジスタＴ１が接続されて
いる。

１１は上記トランジスタＴ１のゲートへたとえばアドレ
ス信号入力の変化に同期したパルス信号を印加して導通
駆動し、このトランジスタＴ１と前記フユーズ素子Ｆと
の接続節点Ｑの電位をフユーズ素子Ｆの接脂状態に応じ
て設定するパルス信号印加回路である。

上記節点Ｑはインバータ■１の入力端およびＰチャンネ
ルトランジスタＴ２のソースに接続され、このトランジ
スタＴ２のドレインは電源Ｖｃｃに接続され、ゲートは
前記インバータ■１の出力端に接続されている。

すなわち、上記インバータ■１およびトランジスタＴ２
は、前記節点Ｑに設定された電位を保持し、前記フユー
ズ素子Ｆの接脂状態に応じた出力を発生して前記アドレ
スバッファ回路２０へ供給する電位保持回路１２を構成
している。

一方、アドレスバッファ回路２０において、上記不良ア
ドレス記憶回路１０から供給される電位保持出力はイン
バータ■２およびＰチャンネルトランジスタＴ３．Ｎチ
ャンネルトランジスタＴ４の各ゲートに導かれる。

上記ＰチャンネルトランジスタＴ３には並列にＮチャン
ネルトランジスタＴ５が接続され、前記Ｎチャンネルト
ランジスタＴ４には並列にＰチャンネルトランジスタＴ
６が接続されている。

そして、上記トランジスタＴ５．Ｔ６の各ゲートには前
記インバータ■２の出力が供給されており、並列のトラ
ンジスタＴ３．Ｔ５と並列のトランジスタＴ４．Ｔ６と
は直列に接続されており、この直列回路の一端にアドレ
ス信号Ａｉが入力され、また他端にアドレス信号Ａｉが
入力されるようになっている。

すなわち、上記インバータ■２および４個のトランジス
タＴ３ 、 Ｔ４ 、 Ｔ５ 、 Ｔｏは、前記不良ア
ドレス記憶回路１０の出力電位によってアドレス信号Ａ
ｉ、Ａｉの中からいずれか一方を選択し、並列トランジ
スタＴ３．Ｔ５と並列トランジスタＴ、 、 Ｔ６との
接続節点から不良救済アドレス信号選択出力Ｘｉを出力
するスイッチ回路２１を構成している。

なお、インバータ■３ ＋ Ｉ４ ｔ Ｉ５ 、Ｉ６は
縦続され、アドレス入力信号ＰＡｉ（ｉ二〇 ＝ ｎ
）が入力されて前記アドレス信号Ａｉ、Ａｉを出力する
アドレスドライブ回路２２を構成している。

一方、プログラム回路３０において、プログラムコント
ロール用のＰチャンネルトランジスタＴ７と不良アドレ
ス指定用ＰチャンネルトランジスタＴ８とは並列接続さ
れ、そのソースは電源Ｖｃｃに接続され、そのドレイン
は負荷素子３１を介してプログラム用電源ｖｐｐに接続
されている。

上記トランジスタＴ７のゲートにはプログラムコントロ
ル入力信号ＰＲが印加され、前記トランジスタＴ８のゲ
ートには前記アドレスバッファ回路２０のインバータ■
４の出力が印加されている。

そして、これらのトランジスタＴ７．Ｔ８のドレインと
前記負荷素子３１との接続節点Ｐにプログラム用のＰチ
ャンネルトランジスタテ９のゲートが接続され、このト
ランジスタＴ、のソースは電源Ｖｃｃに接続され、ドレ
インは前記不良アドレス記憶回路１０の節点Ｑに接続さ
れている。

次に上記構成における第２図の動作を第３図のタイミン
グ図を参照しながら説明する。

先ずプログラムモードにおいては、アドレス入力信号Ｐ
Ａｉとして不良ピットを含むアドレスを高０レボル（た
とえば＋５Ｖ）または低（Ｌ）レベル（たとえばＯ■）
により指定する。

この状態において、時刻ｔ１でプログラム電源ＶｐＴ）
を高レベルから負電圧プログラムレベルＶｐ（たとえば
−１０Ｖ）とする。

次に、時刻ｔ２でプログラムコントロール入力信号ＰＲ
を低レベルから高レベルにしてプログラムコントロール
用トランジスタＴ７をオフにする。

このとき、不良アドレス指定用トランジスタＴ８は、イ
ンバータ■４から前記アドレス入力信号ＰＡｉと同じ論
理レベルの信号がゲートに印加されているので、上記Ｐ
Ａｉが高いレベルならオフ、低いレベルならオンになっ
ている。

したがって、節点Ｐの電位は、上記トランジスタＴ８が
オフ（ＰＡｉが高レベル）なら負電圧プログラムレベル
Ｖｐになり、トランジスタＴ８がオン（ＰＡｉが低レベ
ル）なら高レベル（電源Ｖｃｃレベル）のままに維持さ
れることになる。

この節点Ｐの電位が負電圧プログラムレベルＶｐのとき
は、プログラム用トランジスタＴ、は１０ｍＡ程度の大
電流に駆動し、フユーズ素子Ｆを溶断することによって
プログラム書込みが行われる。

逆に、上記節点Ｐの電位が高レベルのときは、プログラ
ム用トランジスタＴ。

はオフであり、フユーズ素子Ｆはｌされずプログラム書
込みは行なわれない。

次に、時刻ｔ３でプログラムコントロール入力信号ＰＲ
を高レベルから低レベルに戻すことにより、プログラム
コントロール用トランジスタＴ７はオンに戻り）前記節
点Ｐの電位は上記トランジスタＴ７を介して強制的に高
いレベルになる。

したがって、プログラム用トランジスタＴ、はオフ状態
に戻り、次いでプログラム電源Ｖｌ）Ｉ）をＶｃｃレベ
ル（高レベル）に戻すことによりプログラムモードは終
了する。

次に、不良救済アドレス信号選択出力Ｘｉの発生動作を
説明する。

上述したプログラムモードの後、第２図の回路は電源Ｖ
ｃｃが一旦遮断されるのが一般的である。

何故なら、一般に不良救済のためのプログラム書込みは
ウェハ上でチップを選別するときに行われるのが普通で
あり、その後にウェハ上からチップが切り出され、パッ
ケージに実装されるからである。

勿論、稀には実装後にプログラム書込みを行って不良ビ
ットの救済を行うことも可能であるが、この場合でも電
源Ｖｃｃは遮断されることがある。

いま時刻ｔ５で電源Ｖｃｃが遮断され、時刻ｔ６で電源
Ｖｃｃが再投入されたものとする。

また、第２図のパルス信号印加回路１１は、たとえば第
４図ａに示すようにアドレストランジションディテクタ
４１およびインバータ４２を利用してアドレス信号変化
に同期したパルス信号Ｒを発生するものとする。

なお、このパルス信号Ｒは、第４図すに示すようにアド
レス入力信号Ａ。

−Ａｎの中の任意の信号Ａｉの変化に同期して一定期間
τだけ低レベルになる。

時刻ｔ６で電源Ｖｃｃが投入されると、不良アドレス記
憶回路１０の節点Ｑの電位はフユーズ素子Ｆが接続状態
なら直ぐに低レベルとなるが、フユーズ素子Ｆが溶断後
の切断状態なら高レベル又は低レベルのいずれかにセッ
トされ、電位は不確定のままである。

次に時刻ｔ ７において、アドレス入力信号Ａ。

〜Ａｎのうちの任意の信号Ａｉが変化すると、第４図ａ
のアドレストランジションディテクタが働いてパルス信
号印加回路１０は時刻ｔ７〜ｔ８の間が低レベルとなる
同期パルスＲを発生する。

この同期パルスＲは、記憶読み出し用トランジスタＴ１
を導通させ、これにより節点Ｑの電位をフユーズ素子Ｆ
が接続状態なら低レベルに、また溶断後の切断状態なら
高レベルに、すなわちフユーズ素子Ｆの接脂状態のいず
れかにしたがって一意的にセットする。

上記節点Ｑの電位が高レベルに一旦セットされると、記
憶保持回路１２のインバータ■１の出力が低レベルにな
り、トランジスタＴ２がオンになるので、前記節点Ｑの
高レベル状態が維持されるようになる。

このようにして、以後は同様にアドレス入力信号Ａ。

−Ａｎのいずれかの変化に同期して時刻ｔ。〜ｔｌＯの
間、時刻１１１〜ｔ１２の間に同期パルスＲが低レベル
となり、記憶読み出し用トランジスタＴ１を一時的に導
通させ、節点Ｑには常にフユーズ素子Ｆの接脂状態に応
じた電位がセットされ、フユーズ素子Ｆの記憶情報が正
しく読み出されることになる。

上述したような読み出しの結果、節点Ｑが高レベルのと
きはインバータ１１の出力が低レベルになり、スイッチ
回路２１ではトランジスタＴ３．Ｔ。

が導通し、トランジスタＴ４．Ｔ６が非導通となるので
、不良救済アドレス信号選択出力Ｘｉとしてアドレス信
号Ａｉが導出される。

これに対して、前記節点Ｑが低レベルのときはインバー
タ■１の出力が高レベルになり、スイッチ回路２１では
トランジスタＴ、、Ｔ６が導通し、トランジスタＴ３．
Ｔ５が非導通となるので、前記出力Ｘｉとしてアドレス
信号Ａｉが導出される。

上述したように第２図の不良アドレス記憶回路１０は、
フユーズ素子Ｆに記憶読み出し用トランジスタＴ１を直
列接続し、このトランジスタＴ１をアドレス入力信号Ａ
。

−Ａｎの変化に同期してパルス駆動し、フユーズ素子Ｆ
の接脂状態に応じた電圧を得るようにしている。

したがって、上記アドレス入力信号Ａ。

−Ａｎの変化時に上記トランジスタＴ１に電流が流れる
可能性はあるが、アドレス入力信号Ａ。

−Ａｎが不変のとき、すなわちスタンドバイ状態では上
記トランジスタＴ１には電流は全く流れず、ＣＭＯ８回
路の特徴は失なわれない。

なお、アドレスバッファ回路２０のインバータ■３ ＋
Ｉ４゜Ｉ３．Ｉ６も上記と同様にスタンドバイ状態で
は電流は全く流れない。

このため、第２図の回路を採用すれば、ＣＭＯ８不良救
済手段の電池バックアップ化が可能となり、不良救済回
路付きのＣＭＯ８超ＬＳＩを高歩留りで実現可能となる
。

また、上記実施例においては、アドレス入力信号の変化
と同期してフユーズ素子の記憶情報を常に節点Ｑに読み
出しているために、この読み出し出力は電源ノイズによ
り失なわれる危険が少なく、電源ノイズに対して強い。

さらに、溶断したフユーズ素子Ｆがリーク電流を伴なう
場合でも、記憶読み出し用トランジスタＴ１の働きによ
りフユーズ素子Ｆに流れる電流値の大きさによって節点
Ｑの電位を一意的に設定でき、これを保持用トランジス
タＴ２の働きにより保持できるので、信頼性が非常に優
れた不良アドレス記憶回路を実現できる。

なお、第２図のパルス信号印加回路１１としては、前述
した第４図の回路に限らず、たとえば第５図に示すよう
に電源Ｖｃｃの投入時に同期してパルス信号を発生する
ような電源投入検出回路を用いてもよく、あるいは第４
図の回路の出力と第５図の回路の出力とをアンド処理す
るようにしてもよく、さらにＣＭＯＳメモリのチップ選
択信号と同期したパルス信号を発生させるようにしても
よい。

なお、第５図の電源投入検出回路は公知であり、その詳
述は省略するが、Ｐｌ、Ｐ２はＰチャンネルトランジス
タ、Ｎ１〜Ｎ２はＮチャンネルトランジスタ、■１□〜
１１４はインバータ、Ｃ１，Ｃ２はコンデンサである。

また、フユーズ素子に対するプログラム書き込みは、上
記実施例の電流溶断に限らず、レーザ光による切断を利
用するようにしてもよい。

また本発明は上記実施例に限られるものではなく、ＣＭ
Ｏ８回路において不良回路部分を救済するためにフユー
ズ素子を用いる場合（ロジック変換等の場合も含む。

）に一般的に適用可能である。上述したように本発明に
よれば、ＣＭＯ８回路における不良回路部分救済用のフ
ユーズ素子にＭＯＳスイッチ素子を直列接続し、このス
イッチ素子をパルス駆動してフユーズ素子の接脂状態に
応じた電圧を得て保持する回路構成としたので、フユー
ズ素子の接脂状態を検出するための消費電流を低減でき
、ＣＭＯ８不良救済手段の電池バックアップ化等が可能
となり、ＣＭＯ８超ＬＳＩを高歩留りで実現可能となる
プログラム可能回路を提供できる。

【図面の簡単な説明】

第１図は従来のＣＭＯ８不良救済回路を示す回路図、第
２図は本発明のプログラム可能回路の一実施例を示す回
路図、第３図は第２図の動作説明のために示すタイミン
グ図、第４図ａは第２図のパルス信号印加回路の一例を
示す回路図、第４図すは同図ａの動作説明のために示す
タイミング図、第５図ａは同じくパルス信号印加回路の
他の例を示す回路図、第５図すは同図ａの動作説明のた
めに示すタイミング図である。 １０・・・・・・不良アドレス記憶回路、１１・・・・
・・パルス信号印加回路、１２・・・・・・電位保持回
路、Ｆ・・・・・・フユーズ素子、Ｔ１・・・・・・ト
ランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 一端が第１電源に電気的に接続されたフユーズ素子
   の他端と第２電源との間に電気的に接続されたＭＯＳス
   イッチ素子と、このスイッチ素子をパルス信号により導
   通駆動してこのスイッチ素子と前記フユーズ素子との接
   続点の電位をフユーズ素子の接脂状態に応じて設定する
   パルス信号印加手段と、この手段により設定された前記
   接続点の電位情報を保持し前記フユーズ素子の接脂状態
   に応じた出力を発生する電位保持手段とを具備すること
   を特徴とするプログラム可能回路。 ２ 前記パルス信号印加手段は、ＭＯＳ−ＬＳＩのアド
   レス信号入力の変化に同期したパルス信号を出力するこ
   とを特徴とする特許請求の範囲第１項記載のプログラム
   可能回路。 ３ 前記パルス信号印加手段は、電源の投入時に同期し
   たパルス信号を出力することを特徴とする特許請求の範
   囲第１項記載のプログラム可能回路。 ４ 前記パルス信号印加手段は、ＭＯＳ−ＬＳＩのチッ
   プ選択信号に同期したパルス信号を出力することを特徴
   とする特許請求の範囲第１項記載のプログラム可能回路
   。