JPH0415652B2 - - Google Patents
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- JPH0415652B2 JPH0415652B2 JP56145025A JP14502581A JPH0415652B2 JP H0415652 B2 JPH0415652 B2 JP H0415652B2 JP 56145025 A JP56145025 A JP 56145025A JP 14502581 A JP14502581 A JP 14502581A JP H0415652 B2 JPH0415652 B2 JP H0415652B2
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- Japan
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- channel
- signal
- stop data
- stop
- circuit
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は、複数チヤネルの調歩データの調歩再
生を時分割で処理する時分割調歩再生方式に関す
るものである。
生を時分割で処理する時分割調歩再生方式に関す
るものである。
非同期の調歩データ又はテレツクス信号をビツ
ト単位で多重化して伝送する場合、調歩再生を行
なう必要があり、従来はチヤネル対応に調歩再生
手段を設けるものであつたから、チヤネル数を多
くすると、それに伴なつて回路規模が大きくな
り、装置が大型となると共に消費電力も増大し、
且つ高価になる欠点があつた。
ト単位で多重化して伝送する場合、調歩再生を行
なう必要があり、従来はチヤネル対応に調歩再生
手段を設けるものであつたから、チヤネル数を多
くすると、それに伴なつて回路規模が大きくな
り、装置が大型となると共に消費電力も増大し、
且つ高価になる欠点があつた。
又従来の調歩再生は、調歩データの１ビツト当
り複数のサンプリングパルスにより調歩データの
サンプリングを行なうと共に、サンプリング毎に
プロセツサがサンプリングデータを読込んでソフ
トウエアにより調歩再生処理を行なう方式が採用
されており、従つてプロセツサの処理負担が比較
的大きく、処理し得るデータ速度の制約が大き
く、例えばマイクロプロセツサを用いた場合、
300ビツト／秒程度以下のデータ速度に制約され
るものであつた。
り複数のサンプリングパルスにより調歩データの
サンプリングを行なうと共に、サンプリング毎に
プロセツサがサンプリングデータを読込んでソフ
トウエアにより調歩再生処理を行なう方式が採用
されており、従つてプロセツサの処理負担が比較
的大きく、処理し得るデータ速度の制約が大き
く、例えばマイクロプロセツサを用いた場合、
300ビツト／秒程度以下のデータ速度に制約され
るものであつた。
本発明は、サンプリング処理をハードウエア化
し、且つ時分割処理により共用化部分を多くし、
経済的に複数チヤネルの調歩再生を行なわせるこ
とを目的とするものである。以下実施例について
詳細に説明する。
し、且つ時分割処理により共用化部分を多くし、
経済的に複数チヤネルの調歩再生を行なわせるこ
とを目的とするものである。以下実施例について
詳細に説明する。
第１図は本発明の実施例のブロツク線図であ
り、SCANはクロツクCLKのカウント等により
走査アドレス信号SCAを出力する走査回路、
MPUはマイクロプロセツサ、DBはデータバス、
SPGはマイクロプロセツサMPUにより初期設定
され、各チヤネル対応のサンプリングパルス
SMP0〜SMP7を出力するサンプリングパルス発
生回路、D0〜D7はサンプリングパルスの１周期
分だけ、入力の調歩データDI0〜DI7をそれぞれ
遅延させる遅延回路、MPX１，MPX２はマルチ
プレクサ、RQCはサンプリングパルスSMP0〜
SMP7の立上りでオン、走査アドレス信号SCAで
指定されたチヤネルではオフとする処理要求信号
RQiを出力する処理要求制御回路、ECGはチヤネ
ル対応にスタートビツト検出可信号STEを出力
する制御レジスタ、ST−SPは調歩データ処理
部、LATはチヤネル対応の出力調歩データDO0
〜DO7をラツチするラツチ回路、BUFはバツフ
アメモリである。
り、SCANはクロツクCLKのカウント等により
走査アドレス信号SCAを出力する走査回路、
MPUはマイクロプロセツサ、DBはデータバス、
SPGはマイクロプロセツサMPUにより初期設定
され、各チヤネル対応のサンプリングパルス
SMP0〜SMP7を出力するサンプリングパルス発
生回路、D0〜D7はサンプリングパルスの１周期
分だけ、入力の調歩データDI0〜DI7をそれぞれ
遅延させる遅延回路、MPX１，MPX２はマルチ
プレクサ、RQCはサンプリングパルスSMP0〜
SMP7の立上りでオン、走査アドレス信号SCAで
指定されたチヤネルではオフとする処理要求信号
RQiを出力する処理要求制御回路、ECGはチヤネ
ル対応にスタートビツト検出可信号STEを出力
する制御レジスタ、ST−SPは調歩データ処理
部、LATはチヤネル対応の出力調歩データDO0
〜DO7をラツチするラツチ回路、BUFはバツフ
アメモリである。
サンプリングパルス発生回路SPGは、各チヤ
ネルの調歩データDI0〜DI7の速度のＮ倍の速度
でサンプリングパルスSMP0からSMP7を出力す
るように、マイクロプロセツサMPUからデータ
バスDBを介して初期設定され、マルチプレクサ
MPX１で走査アドレス信号SCAにより選択され
た調歩データDIAと、マルチプレクサMPX２で
走査アドレス信号SCAにより選択された調歩デ
ータDIBとは、遅延回路D0〜D7により１サンプ
リングパルス分の遅延時間差があり、調歩データ
処理部ST−SPでは、例えばマークからスペース
への極性変化をデータDIA，DIBの比較により検
出し、スタート信号を検出する。
ネルの調歩データDI0〜DI7の速度のＮ倍の速度
でサンプリングパルスSMP0からSMP7を出力す
るように、マイクロプロセツサMPUからデータ
バスDBを介して初期設定され、マルチプレクサ
MPX１で走査アドレス信号SCAにより選択され
た調歩データDIAと、マルチプレクサMPX２で
走査アドレス信号SCAにより選択された調歩デ
ータDIBとは、遅延回路D0〜D7により１サンプ
リングパルス分の遅延時間差があり、調歩データ
処理部ST−SPでは、例えばマークからスペース
への極性変化をデータDIA，DIBの比較により検
出し、スタート信号を検出する。
この実施例に於いては、８チヤネルの調歩デー
タの時分割処理を行なうものであるから、走査ア
ドレス信号SCAは第２図ａに示すものとなり、
又チヤネルCHoのサンプリングパルスSMP0を同
図ｂ、チヤネルCH１のサンプリングパルス
SMP1を同図ｄに示すものとすると、処理要求制
御回路RQCでは、チヤネルCH０に対する処理要
求信号RQ0を同図ｃ、チヤネルCH１に対する処
理要求信号RQ1を同図ｅにそれぞれ示すように出
力することになる。従つて調歩データ処理部ST
−SPでは、処理要求信号RQi（ｉ＝１〜７）と走
査アドレス信号SCAとによりチヤネル対応に調
歩データを時分割的に処理することになる。
タの時分割処理を行なうものであるから、走査ア
ドレス信号SCAは第２図ａに示すものとなり、
又チヤネルCHoのサンプリングパルスSMP0を同
図ｂ、チヤネルCH１のサンプリングパルス
SMP1を同図ｄに示すものとすると、処理要求制
御回路RQCでは、チヤネルCH０に対する処理要
求信号RQ0を同図ｃ、チヤネルCH１に対する処
理要求信号RQ1を同図ｅにそれぞれ示すように出
力することになる。従つて調歩データ処理部ST
−SPでは、処理要求信号RQi（ｉ＝１〜７）と走
査アドレス信号SCAとによりチヤネル対応に調
歩データを時分割的に処理することになる。
前述の第２図に於いては、調歩データDI0の速
度が調歩データDI1の速度より大きい場合を示す
から、これらの調歩データDI0，DI1の速度のＮ
倍のサンプリングパルスSMP0，SMP1は、第２
図のｂ，ｄに示すものとなり、処理要求信号
RQ0，RQ1は第２図のｃ，ｅに示すものとなる。
即ち、サンプリングパルスSMP0，SMP1は、サ
ンプリングパルス発生回路SPGからチヤネル対
応の調歩データの速度のＮ倍の速度で連続的に出
力され、処理要求信号RQ0，RQ1は、調歩データ
の入力の有無に拘らず、走査アドレス信号SCA
に対応して出力されることになる。そして、チヤ
ネルCH０，CH１の処理のタイミングは、第２
図のｆに示すものとなり、調歩データDI0の速度
が調歩データDI1の速度より大きいので、チヤネ
ルCH０に割当てられる処理回数がチヤネルCH
１に割当てられる処理回数より多くなる。
度が調歩データDI1の速度より大きい場合を示す
から、これらの調歩データDI0，DI1の速度のＮ
倍のサンプリングパルスSMP0，SMP1は、第２
図のｂ，ｄに示すものとなり、処理要求信号
RQ0，RQ1は第２図のｃ，ｅに示すものとなる。
即ち、サンプリングパルスSMP0，SMP1は、サ
ンプリングパルス発生回路SPGからチヤネル対
応の調歩データの速度のＮ倍の速度で連続的に出
力され、処理要求信号RQ0，RQ1は、調歩データ
の入力の有無に拘らず、走査アドレス信号SCA
に対応して出力されることになる。そして、チヤ
ネルCH０，CH１の処理のタイミングは、第２
図のｆに示すものとなり、調歩データDI0の速度
が調歩データDI1の速度より大きいので、チヤネ
ルCH０に割当てられる処理回数がチヤネルCH
１に割当てられる処理回数より多くなる。
第３図は調歩データ処理部ST−SPのブロツク
線図であり、STDETはスタートビツト検出回
路、R1，R2はレジスタ、SEL１，SEL２は選択
回路、CREGはチヤネル対応の領域を有するカウ
ントレジスタ、SUBはカウントレジスタCREG
の中の走査アドレス信号SCAで指定された領域
から出力される内容を−１する減算回路、ZDET
は零検出回路、Ｇはゲート回路である。
線図であり、STDETはスタートビツト検出回
路、R1，R2はレジスタ、SEL１，SEL２は選択
回路、CREGはチヤネル対応の領域を有するカウ
ントレジスタ、SUBはカウントレジスタCREG
の中の走査アドレス信号SCAで指定された領域
から出力される内容を−１する減算回路、ZDET
は零検出回路、Ｇはゲート回路である。
スタートビツト検出回路STDETは、スタート
ビツト検出可信号STEがオンのとき動作し、マ
ルチプレクサMPX１の出力のデータDIAがスペ
ース極性、マルチプレクサMPX２の出力のデー
タDIBがマーク極性をそれぞれ示すとき、マーク
からスペースへ極性が変化するスタートビツトと
判断し、スタートビツト検出信号STBITをオン
とする。
ビツト検出可信号STEがオンのとき動作し、マ
ルチプレクサMPX１の出力のデータDIAがスペ
ース極性、マルチプレクサMPX２の出力のデー
タDIBがマーク極性をそれぞれ示すとき、マーク
からスペースへ極性が変化するスタートビツトと
判断し、スタートビツト検出信号STBITをオン
とする。
レジスタR1，R2には、サンプリングパルスの
速度を調歩データの速度のＮ倍としたとき、レジ
スタR2にＮ、レジスタR1にＮ／２の値をセツト
しておき、選択回路SEL１は、スタートビツト検
出信号STBITがオンのときレジスタR1を選択
し、オフのときレジスタR2を選択する。又選択
回路SEL２はスタートビツト検出信号STBIT又
は零検出信号ZDの何れかがオンであれば選択回
路SEL１の出力を選択し、両方の信号STBIT，
ZDもオフであれば減算回路SUBの出力を選択す
る。
速度を調歩データの速度のＮ倍としたとき、レジ
スタR2にＮ、レジスタR1にＮ／２の値をセツト
しておき、選択回路SEL１は、スタートビツト検
出信号STBITがオンのときレジスタR1を選択
し、オフのときレジスタR2を選択する。又選択
回路SEL２はスタートビツト検出信号STBIT又
は零検出信号ZDの何れかがオンであれば選択回
路SEL１の出力を選択し、両方の信号STBIT，
ZDもオフであれば減算回路SUBの出力を選択す
る。
カウントレジスタCREGは、走査アドレス信号
SCAで指定された領域に、処理要求信号RQiがオ
ンのときのみ、選択回路SEL２の出力を書込み、
その領域の内容を更新し、選択回路SEL１の出力
をプリセツトし、減算回路SUBによりダウンカ
ウントするプリセツト型のダウンカウンタを構成
することになる。そして減算回路SUBの出力が
零となると、零検出回路ZDETからの零検出信号
ZDがオンとなる。
SCAで指定された領域に、処理要求信号RQiがオ
ンのときのみ、選択回路SEL２の出力を書込み、
その領域の内容を更新し、選択回路SEL１の出力
をプリセツトし、減算回路SUBによりダウンカ
ウントするプリセツト型のダウンカウンタを構成
することになる。そして減算回路SUBの出力が
零となると、零検出回路ZDETからの零検出信号
ZDがオンとなる。
ゲート回路Ｇは・ZD・RQiの論理によ
りラツチ可信号LEを出力するもので、このラツ
チ可信号LEと走査アドレス信号SCAとにより、
ラツチ回路LATにはマルチプレクサMPX１の出
力のデータがラツチされる。又ラツチ可信号LE
は割込信号IRQとしてマイクロプロセツサMPU
に加えられ、マイクロプロセツサMPUは、ラツ
チ回路LATの出力をバツフアメモリBUF及びデ
ータバスDBを介して読込み、スタートビツトを
識別して、スタートビツト検出可信号STEをオ
フとするように制御レジスタECGの内容を更新
し、調歩データがスタートビツト及びストツプビ
ツトを含めて例えば７ビツト構成であれば、マイ
クロプロセツサMPUは７ビツト目のストツプビ
ツト検出により、制御レジスタECGの内容を更
新してスタートビツト検出可信号STEをオンと
する。このようなスタートビツト検出可信号
STEの処理はチヤネル対応に行なわれるもので
ある。
りラツチ可信号LEを出力するもので、このラツ
チ可信号LEと走査アドレス信号SCAとにより、
ラツチ回路LATにはマルチプレクサMPX１の出
力のデータがラツチされる。又ラツチ可信号LE
は割込信号IRQとしてマイクロプロセツサMPU
に加えられ、マイクロプロセツサMPUは、ラツ
チ回路LATの出力をバツフアメモリBUF及びデ
ータバスDBを介して読込み、スタートビツトを
識別して、スタートビツト検出可信号STEをオ
フとするように制御レジスタECGの内容を更新
し、調歩データがスタートビツト及びストツプビ
ツトを含めて例えば７ビツト構成であれば、マイ
クロプロセツサMPUは７ビツト目のストツプビ
ツト検出により、制御レジスタECGの内容を更
新してスタートビツト検出可信号STEをオンと
する。このようなスタートビツト検出可信号
STEの処理はチヤネル対応に行なわれるもので
ある。
第４図は第３図の動作説明図であり、同図のａ
は、第２図のｂ，ｄに一例を示すチヤネルCH
０，CH１のサンプリングパルスSMP0，SMP1に
対応するチヤネルCHiのサンプリングパルス
SMPiの概略を示し、又入力調歩データDIiを同
図ｂに示すものとすると、マルチプレクサMPX
２には、遅延回路Diにより１サンプリングパル
ス分遅延されて同図ｃに示すデータが入力され
る。走査アドレス信号SCAがｉのとき、マルチ
プレクサMPX１，MPX２によりチヤネルCHiの
データDIA，DIBが調歩データ処理部ST−SPの
スタートビツト検出回路STDETに加えられる。
このとき、チヤネルCHiのスタートビツト検出可
信号STEが第４図ｈに示すようにオンであると、
同図ｄに示すようにスタートビツト検出信号
STBITがオンとなる。又同図ｅはカウントレジ
スタCREGのチヤネルCHi対応の領域の内容を示
し、同図ｆは零検出信号ZD、同図ｇはラツチ可
信号LEを示す。
は、第２図のｂ，ｄに一例を示すチヤネルCH
０，CH１のサンプリングパルスSMP0，SMP1に
対応するチヤネルCHiのサンプリングパルス
SMPiの概略を示し、又入力調歩データDIiを同
図ｂに示すものとすると、マルチプレクサMPX
２には、遅延回路Diにより１サンプリングパル
ス分遅延されて同図ｃに示すデータが入力され
る。走査アドレス信号SCAがｉのとき、マルチ
プレクサMPX１，MPX２によりチヤネルCHiの
データDIA，DIBが調歩データ処理部ST−SPの
スタートビツト検出回路STDETに加えられる。
このとき、チヤネルCHiのスタートビツト検出可
信号STEが第４図ｈに示すようにオンであると、
同図ｄに示すようにスタートビツト検出信号
STBITがオンとなる。又同図ｅはカウントレジ
スタCREGのチヤネルCHi対応の領域の内容を示
し、同図ｆは零検出信号ZD、同図ｇはラツチ可
信号LEを示す。
調歩データDIiのスタートビツトSTの前に、マ
ーク極性からスペース極性に変化するノイズNS
が到来してスタートビツト検出回路STDETに加
えられたとすると、スタートビツト検出信号
STBITがオンとなり、カウントレジスタCREG
にはレジスタR1からのＮ／２がセツトされ、そ
れ以後前述の如く減算回路SUBによりダウンカ
ウントされ、零検出信号ZDがオンとなつたとき、
処理要求信号RQiもオンとなつたとすると、ラツ
チ可信号LEがオンとなる。しかし、このタイミ
ングでは入力調歩データはマーク極性であるか
ら、ノイズNSをスタートビツトSTと誤認してラ
ツチ回路LATにラツチすることはなくなる。
ーク極性からスペース極性に変化するノイズNS
が到来してスタートビツト検出回路STDETに加
えられたとすると、スタートビツト検出信号
STBITがオンとなり、カウントレジスタCREG
にはレジスタR1からのＮ／２がセツトされ、そ
れ以後前述の如く減算回路SUBによりダウンカ
ウントされ、零検出信号ZDがオンとなつたとき、
処理要求信号RQiもオンとなつたとすると、ラツ
チ可信号LEがオンとなる。しかし、このタイミ
ングでは入力調歩データはマーク極性であるか
ら、ノイズNSをスタートビツトSTと誤認してラ
ツチ回路LATにラツチすることはなくなる。
又スタートビツトSTが入力されたときは、前
述の如くスタートビツト検出信号STBITがオン
となり、カウントレジスタCREGにはＮ／２がセ
ツトされ、ダウンカウントにより零検出信号ZD
がオンとなつたときには、スタートビツトSTの
ほぼ中心のタイミングであり、ラツチ可信号LE
がオンとなることによりラツチ回路LATには、
チヤネルCHi対応の領域に調歩データDIiのスタ
ートビツトSTがラツチされ、マイクロプロセツ
サMPUには割込信号IRQが加えられる。
述の如くスタートビツト検出信号STBITがオン
となり、カウントレジスタCREGにはＮ／２がセ
ツトされ、ダウンカウントにより零検出信号ZD
がオンとなつたときには、スタートビツトSTの
ほぼ中心のタイミングであり、ラツチ可信号LE
がオンとなることによりラツチ回路LATには、
チヤネルCHi対応の領域に調歩データDIiのスタ
ートビツトSTがラツチされ、マイクロプロセツ
サMPUには割込信号IRQが加えられる。
マイクロプロセツサMPUはスタートビツトST
を識別することにより、チヤネルCHiのスタート
ビツト検出可信号STEをオフとし、ストツプビ
ツトSPを識別したとき、そのスタートビツト検
出可信号STEをオンとする。又スタートビツト
検出信号STBITがオフとなつた後は、零検出信
号ZD毎にカウントレジスタCREGにはレジスタ
R2の内容のＮがセツトされ、調歩データの各ビ
ツトのほぼ中心でラツチ可信号LEがオンとなつ
てラツチ回路LATにラツチされる。この場合、
Ｎの値が奇数であると、レジスタR1には（Ｎ±
１）／２の値が設定されることになるが、Ｎの値
が極端に小さくなければ、スタートビツトST検
出後は、レジスタR2に設定されたＮの値をカウ
ントレジスタCREGにセツトすることにより、調
歩データの各ビツトのほぼ中心のタイミングにラ
ツチ可信号LEを出力することができる。例えば、
Ｎ＝９とすると、レジスタR1には４又は５が設
定され、スタートビツトST検出後は、調歩デー
タの各ビツトの4/9又は5/9の位置のタイミングで
ラツチ可信号LEが出力されるから、各ビツトの
ほぼ中心のタイミングでラツチすることができ
る。
を識別することにより、チヤネルCHiのスタート
ビツト検出可信号STEをオフとし、ストツプビ
ツトSPを識別したとき、そのスタートビツト検
出可信号STEをオンとする。又スタートビツト
検出信号STBITがオフとなつた後は、零検出信
号ZD毎にカウントレジスタCREGにはレジスタ
R2の内容のＮがセツトされ、調歩データの各ビ
ツトのほぼ中心でラツチ可信号LEがオンとなつ
てラツチ回路LATにラツチされる。この場合、
Ｎの値が奇数であると、レジスタR1には（Ｎ±
１）／２の値が設定されることになるが、Ｎの値
が極端に小さくなければ、スタートビツトST検
出後は、レジスタR2に設定されたＮの値をカウ
ントレジスタCREGにセツトすることにより、調
歩データの各ビツトのほぼ中心のタイミングにラ
ツチ可信号LEを出力することができる。例えば、
Ｎ＝９とすると、レジスタR1には４又は５が設
定され、スタートビツトST検出後は、調歩デー
タの各ビツトの4/9又は5/9の位置のタイミングで
ラツチ可信号LEが出力されるから、各ビツトの
ほぼ中心のタイミングでラツチすることができ
る。
第５図は時分割ビツト多重装置に適用した場合
のブロツク線図を示し、MSTSPは第１図のマイ
クロプロセツサMPUを除いた構成の時分割調歩
再生回路であり、４チヤネル分の調歩データDI0
〜DI3の調歩再生を行なつてデータバスDBを介
して送受信レジスタSRRから多重化送受信部に
送信信号SXを転送し、多重化送受信部からの受
信信号RXを送受信レジスタSRRからデータバス
DBを介して受信レジスタRDRのチヤネル対応の
領域にセツトし、４チヤネル分の調歩データDI4
〜DI7を時分割調歩再生回路MSTSPに入力し、
調歩再生された調歩データDO4〜DO7を出力す
る。即ち第１図に於ける８チヤネル分の入力調歩
データDI0〜DI7を、送信用としてDI0〜DI3、受
信用としてDI4〜DI7の４チヤネルに分割して使
用した場合を示すものである。
のブロツク線図を示し、MSTSPは第１図のマイ
クロプロセツサMPUを除いた構成の時分割調歩
再生回路であり、４チヤネル分の調歩データDI0
〜DI3の調歩再生を行なつてデータバスDBを介
して送受信レジスタSRRから多重化送受信部に
送信信号SXを転送し、多重化送受信部からの受
信信号RXを送受信レジスタSRRからデータバス
DBを介して受信レジスタRDRのチヤネル対応の
領域にセツトし、４チヤネル分の調歩データDI4
〜DI7を時分割調歩再生回路MSTSPに入力し、
調歩再生された調歩データDO4〜DO7を出力す
る。即ち第１図に於ける８チヤネル分の入力調歩
データDI0〜DI7を、送信用としてDI0〜DI3、受
信用としてDI4〜DI7の４チヤネルに分割して使
用した場合を示すものである。
又マイクロプロセツサMPUは割込信号IRQに
より前述の如く調歩再生制御を行ない、多重化送
受信部からの割込信号IRQMにより多重化送受信
部への送信信号SXの転送又は受信信号RXの受
信処理を行なうものである。
より前述の如く調歩再生制御を行ない、多重化送
受信部からの割込信号IRQMにより多重化送受信
部への送信信号SXの転送又は受信信号RXの受
信処理を行なうものである。
以上説明したように、本発明は、複数チヤネル
CH０〜CH７の調歩データDI0〜DI7の速度に対
応したチヤネル対応のサンプリングパルスSMP0
〜SMP7をサンプリングパルス発生回路SPGで発
生し、このサンプリングパルスSMP0〜SMP7と
走査回路SCANからの走査アドレス信号SCAと
により処理要求制御回路RQCからチヤネル対応
の処理要求信号RQiを出し、走査アドレス信号
SCAによつて指定されたチヤネルの調歩データ
と、このチヤネルのサンプリングパルスの１周期
分遅延させたデータとからスタートビツトSTを
検出し、且つ走査アドレス信号SCAと処理要求
信号RQiとに従つて、スタートビツト検出時点か
ら所定の周期のラツチ可信号LEを調歩データ処
理部ST−SPから出力し、このラツチ可信号LE
をマイクロプロセツサMPUの割込信号IRQとし、
ラツチ可信号LEでラツチされた調歩データをマ
イクロプロセツサMPUが読込んで処理するもの
であり、複数チヤネルの調歩データが時分割で処
理されるので、チヤネル対応に調歩再生を行なう
従来例に比較して、共用化部分が多いので経済的
な構成となる。又マイクロプロセツサMPUへの
割込みは、サンプリングパルスの周期ではなく、
ラツチ可信号LEが出力されたときであるから、
複数チヤネルの調歩データの処理を容易に行なう
ことができる。又各チヤネルのデータ速度が相違
しても、そのデータ速度に対応したサンプリング
パルスを発生させることにより、処理要求信号
RQiもデータ速度に対応して出力され、且つ処理
の時間的分散を図ることができる利点がある。
CH０〜CH７の調歩データDI0〜DI7の速度に対
応したチヤネル対応のサンプリングパルスSMP0
〜SMP7をサンプリングパルス発生回路SPGで発
生し、このサンプリングパルスSMP0〜SMP7と
走査回路SCANからの走査アドレス信号SCAと
により処理要求制御回路RQCからチヤネル対応
の処理要求信号RQiを出し、走査アドレス信号
SCAによつて指定されたチヤネルの調歩データ
と、このチヤネルのサンプリングパルスの１周期
分遅延させたデータとからスタートビツトSTを
検出し、且つ走査アドレス信号SCAと処理要求
信号RQiとに従つて、スタートビツト検出時点か
ら所定の周期のラツチ可信号LEを調歩データ処
理部ST−SPから出力し、このラツチ可信号LE
をマイクロプロセツサMPUの割込信号IRQとし、
ラツチ可信号LEでラツチされた調歩データをマ
イクロプロセツサMPUが読込んで処理するもの
であり、複数チヤネルの調歩データが時分割で処
理されるので、チヤネル対応に調歩再生を行なう
従来例に比較して、共用化部分が多いので経済的
な構成となる。又マイクロプロセツサMPUへの
割込みは、サンプリングパルスの周期ではなく、
ラツチ可信号LEが出力されたときであるから、
複数チヤネルの調歩データの処理を容易に行なう
ことができる。又各チヤネルのデータ速度が相違
しても、そのデータ速度に対応したサンプリング
パルスを発生させることにより、処理要求信号
RQiもデータ速度に対応して出力され、且つ処理
の時間的分散を図ることができる利点がある。
第１図は本発明の実施例のブロツク線図、第２
図は第１図の動作説明図、第３図は第１図中の調
歩データ処理部のブロツク線図、第４図は第３図
の動作説明図、第５図は時分割ビツト多重装置に
適用した場合のブロツク線図である。 MPX１，MPX２はマルチプレクサ、SPGは
サンプリングパルス発生回路、SCANは走査回
路、RQCは処理要求制御回路、ECGは制御レジ
スタ、D0〜D7は遅延回路、ST−SPは調歩デー
タ処理部、LATはラツチ回路、BUFはバツフア
メモリ、MPUはマイクロプロセツサ、CLKはク
ロツク、SMP0〜SMP7はサンプリングパルス、
RQiは処理要求信号、STEはスタートビツト検出
可信号、SCAは走査アドレス信号、LEはラツチ
可信号、IRQは割込信号、STDETはスタートビ
ツト検出回路、SEL１，SEL２は選択回路、R1，
R2はレジスタ、CREGはカウントレジスタ、
SUBは減算回路、ZDETは零検出回路である。
図は第１図の動作説明図、第３図は第１図中の調
歩データ処理部のブロツク線図、第４図は第３図
の動作説明図、第５図は時分割ビツト多重装置に
適用した場合のブロツク線図である。 MPX１，MPX２はマルチプレクサ、SPGは
サンプリングパルス発生回路、SCANは走査回
路、RQCは処理要求制御回路、ECGは制御レジ
スタ、D0〜D7は遅延回路、ST−SPは調歩デー
タ処理部、LATはラツチ回路、BUFはバツフア
メモリ、MPUはマイクロプロセツサ、CLKはク
ロツク、SMP0〜SMP7はサンプリングパルス、
RQiは処理要求信号、STEはスタートビツト検出
可信号、SCAは走査アドレス信号、LEはラツチ
可信号、IRQは割込信号、STDETはスタートビ
ツト検出回路、SEL１，SEL２は選択回路、R1，
R2はレジスタ、CREGはカウントレジスタ、
SUBは減算回路、ZDETは零検出回路である。
Claims (1)
- 【特許請求の範囲】 １ 複数のチヤネルのそれぞれの調歩データの速
度のＮ倍の速度のチヤネル対応のサンプリングパ
ルスを発生するサンプリングパルス発生回路、 前記複数のチヤネルを順次指定する走査アドレ
ス信号を発生する走査回路、 前記チヤネル対応のサンプリングパルスの立上
りから当該チヤネルを指定する前記走査アドレス
信号までの間の処理要求信号をチヤネル対応に出
力する処理要求制御回路、 前記走査アドレス信号によつて指定されたチヤ
ネルの調歩データがスペース極性で、該調歩デー
タを当該チヤネルのサンプリングパルスの１周期
分遅延させたデータがマーク極性のときにマーク
極性からスペース極性へ変化するスタートビツト
と判断し、当該チヤネルのスタートビツトの検出
後に、前記走査アドレス信号と前記処理要求信号
とを基に当該チヤネルの調歩データの速度に対応
した周期のラツチ可信号を出力する調歩データ処
理部、 前記ラツチ可信号と前記走査アドレス信号とに
よりチヤネル対応にラツチ回路にラツチされた調
歩データを、前記ラツチ可信号が割込信号として
加えられることにより読込むマイクロプロセツサ
とを備え、 前記調歩データ処理部により複数チヤネルの調
歩データを時分割で処理することを特徴とする時
分割調歩再生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145025A JPS5846742A (ja) | 1981-09-14 | 1981-09-14 | 時分割調歩再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145025A JPS5846742A (ja) | 1981-09-14 | 1981-09-14 | 時分割調歩再生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846742A JPS5846742A (ja) | 1983-03-18 |
| JPH0415652B2 true JPH0415652B2 (ja) | 1992-03-18 |
Family
ID=15375680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145025A Granted JPS5846742A (ja) | 1981-09-14 | 1981-09-14 | 時分割調歩再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846742A (ja) |
-
1981
- 1981-09-14 JP JP56145025A patent/JPS5846742A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846742A (ja) | 1983-03-18 |
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