JPS5846742A - 時分割調歩再生方式 - Google Patents
時分割調歩再生方式Info
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- JPS5846742A JPS5846742A JP56145025A JP14502581A JPS5846742A JP S5846742 A JPS5846742 A JP S5846742A JP 56145025 A JP56145025 A JP 56145025A JP 14502581 A JP14502581 A JP 14502581A JP S5846742 A JPS5846742 A JP S5846742A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数チャネルの調歩データの調歩再生を時分
割で処理する時分割調歩再生方式Ｃ：関するも・のであ
る。
割で処理する時分割調歩再生方式Ｃ：関するも・のであ
る。
非同期の調歩データ又はテレックス信号をビット単位で
多重化して伝送する場合、調歩再生を行なう必要があり
、従来はチャネル対応に調歩再生手段を設けるものであ
ったから、チャネル数を多くすると、それＣ：伴なって
回路規模が大きくなり、装置が大型となると共に消費電
力も増大し、且つ高価になる欠点があった。
多重化して伝送する場合、調歩再生を行なう必要があり
、従来はチャネル対応に調歩再生手段を設けるものであ
ったから、チャネル数を多くすると、それＣ：伴なって
回路規模が大きくなり、装置が大型となると共に消費電
力も増大し、且つ高価になる欠点があった。
又従来の調歩再生は、調歩データの１ビット当り複数の
テンプリングパルスＣ：より・調歩データのすｙプリン
グを行なうと共（＝、サンプリング毎舊二プロセッチが
チンプリングデータを読込んでンフ）フェアＣ：より調
歩再生処理を行−なう方式が採用されており、従ってプ
ロセッサの処理負担が比較的大きく、処理し得るデータ
速度の制約が大きく、例えばマイクロプロ・セッサを用
いた場合、５００ビット／秒程度以下のデータ速度Ｃ：
制約されるものであった。
テンプリングパルスＣ：より・調歩データのすｙプリン
グを行なうと共（＝、サンプリング毎舊二プロセッチが
チンプリングデータを読込んでンフ）フェアＣ：より調
歩再生処理を行−なう方式が採用されており、従ってプ
ロセッサの処理負担が比較的大きく、処理し得るデータ
速度の制約が大きく、例えばマイクロプロ・セッサを用
いた場合、５００ビット／秒程度以下のデータ速度Ｃ：
制約されるものであった。
本発明は、サンプリング処理を八−ドフェア化し、且つ
時分割処理（二より共用化部分を多くし、経済的に複数
チャネルの調歩再生を行なわせることを目的とするもの
である。以下実施例（＝ついて詳細Ｃ：説明する。
時分割処理（二より共用化部分を多くし、経済的に複数
チャネルの調歩再生を行なわせることを目的とするもの
である。以下実施例（＝ついて詳細Ｃ：説明する。
第１図は本発明の実施例のブロック線図であり、８ＣＡ
ＮはクロックＣＬＫのカワント等（二より走査アドレス
信号８ＣＡを出力する走査回路、ＭＰＵはマイクロプロ
セッサ、ＤＢはデータバス、ＳＰＧはマイクロプロセラ
ｆＭＰＵ ｃより初期設定され、各チャネル対応のサン
プリングパルス５１ＭＰ、〜８ＭＰｖ ＆’ 出力する
チンプリングパルス発生回路、Ｄｅ−珈はチップリング
パルスの１周期分だけ、入力の調歩データＤ１．〜ＤＩ
ｖをそれぞれ遅延させる遅延回路、ＭＰＸｌ 、 ＭＰ
Ｘ２はマルチプレクサ、ＲＱＣはテンプリングパルス８
ＭＰ・〜８ＭＰ、の立上りでオン、走査アドレス信号８
ＣＡで指定されたチャネルではオフとする処理要求信号
ＲＱｌを出力する処理要求制御回路、ＦｆＣＧはチャネ
ル対応龜ニスタートピッ［検出可信号８ＴＨを出力する
制御レジスタ、８Ｔ−８Ｐは調歩データ処理部、ＬＡＴ
はチャ率ル対応の出力調歩データＤＯ・〜ＤＯｖをクラ
ブするラップ回路、ＢＵＦはバッフアメ篭りである。
ＮはクロックＣＬＫのカワント等（二より走査アドレス
信号８ＣＡを出力する走査回路、ＭＰＵはマイクロプロ
セッサ、ＤＢはデータバス、ＳＰＧはマイクロプロセラ
ｆＭＰＵ ｃより初期設定され、各チャネル対応のサン
プリングパルス５１ＭＰ、〜８ＭＰｖ ＆’ 出力する
チンプリングパルス発生回路、Ｄｅ−珈はチップリング
パルスの１周期分だけ、入力の調歩データＤ１．〜ＤＩ
ｖをそれぞれ遅延させる遅延回路、ＭＰＸｌ 、 ＭＰ
Ｘ２はマルチプレクサ、ＲＱＣはテンプリングパルス８
ＭＰ・〜８ＭＰ、の立上りでオン、走査アドレス信号８
ＣＡで指定されたチャネルではオフとする処理要求信号
ＲＱｌを出力する処理要求制御回路、ＦｆＣＧはチャネ
ル対応龜ニスタートピッ［検出可信号８ＴＨを出力する
制御レジスタ、８Ｔ−８Ｐは調歩データ処理部、ＬＡＴ
はチャ率ル対応の出力調歩データＤＯ・〜ＤＯｖをクラ
ブするラップ回路、ＢＵＦはバッフアメ篭りである。
チンプリングパルス発生回路３ＰＧは、各チャネルの調
歩データＤＩ、〜Ｄｂの速度のＮ倍の速度でチンプリン
グパルス８ＭＰ＠−８ＭＰ、を出力するよう題：、マイ
クロプロセラｆ ＭＰＵからデータノリＤＢを介して初
期設定され、マルテプレクサＭＰＸ１で走査アドレス信
号８ＣＡｓ：より選択された調歩データＤＩ轟と、マル
チプレクサＭＰＸ２で走査アドレス信号８ＣＡ＋ニーよ
り選択された調歩データＤＩＲとは、遅延回路Ｄ・〜Ｄ
！（＝より１サンプリングパルス分の遅延時間差があり
、調歩データ処理部８Ｔ−８Ｆでは、例えばマークから
スペースへの極性変化をデータＤＩＡ 、 ＤＩＢの比
較により検出し、スタート信号を検出する。
歩データＤＩ、〜Ｄｂの速度のＮ倍の速度でチンプリン
グパルス８ＭＰ＠−８ＭＰ、を出力するよう題：、マイ
クロプロセラｆ ＭＰＵからデータノリＤＢを介して初
期設定され、マルテプレクサＭＰＸ１で走査アドレス信
号８ＣＡｓ：より選択された調歩データＤＩ轟と、マル
チプレクサＭＰＸ２で走査アドレス信号８ＣＡ＋ニーよ
り選択された調歩データＤＩＲとは、遅延回路Ｄ・〜Ｄ
！（＝より１サンプリングパルス分の遅延時間差があり
、調歩データ処理部８Ｔ−８Ｆでは、例えばマークから
スペースへの極性変化をデータＤＩＡ 、 ＤＩＢの比
較により検出し、スタート信号を検出する。
この実施例に於いては、８デヤネルの調歩データの時分
割処理を行なうものであるから、走査アドレス信号８Ｃ
Ａは第２図（１） （：示すものとなり、又チャネルＣ
ＨＯのチンプリングパルス８ＭＰ・を同図（ｂ）、テヤ
ネＡ／ＣＨ１のチンプリングパルス８ＭＰ、を同図（ｄ
ｌに示すものとすると、処理要求制御回路ＲＱＣでは、
チャネルＣＨＯに対する処理要求信号ＲＱ、を同図（Ｃ
）、チャネルＣＨ１（：対する処理要求信号ＲＱＩを同
図（ｅ） （：それぞれ示すようＣ：出力すること（二
なる。従って調歩データ処理部８Ｔ−８Ｆでは、処理要
求信号ＲＱｓ（１−０〜７）と走査アドレス信号８ＣＡ
とＣ：より調歩データの処理を行なうものであるから、
チャネルＣＨＯ、ＣＨｌ （二ついては第２図（ｆ）
Ｉ：示すようＣ：、調歩データＤＩ・、ＤＩ、の速度−
二対窓して処理が実行されること〜（：なる。
割処理を行なうものであるから、走査アドレス信号８Ｃ
Ａは第２図（１） （：示すものとなり、又チャネルＣ
ＨＯのチンプリングパルス８ＭＰ・を同図（ｂ）、テヤ
ネＡ／ＣＨ１のチンプリングパルス８ＭＰ、を同図（ｄ
ｌに示すものとすると、処理要求制御回路ＲＱＣでは、
チャネルＣＨＯに対する処理要求信号ＲＱ、を同図（Ｃ
）、チャネルＣＨ１（：対する処理要求信号ＲＱＩを同
図（ｅ） （：それぞれ示すようＣ：出力すること（二
なる。従って調歩データ処理部８Ｔ−８Ｆでは、処理要
求信号ＲＱｓ（１−０〜７）と走査アドレス信号８ＣＡ
とＣ：より調歩データの処理を行なうものであるから、
チャネルＣＨＯ、ＣＨｌ （二ついては第２図（ｆ）
Ｉ：示すようＣ：、調歩データＤＩ・、ＤＩ、の速度−
二対窓して処理が実行されること〜（：なる。
＄ｌ！３図は調歩データ処理部Ｓ’ｌ’−８Ｆのブロッ
ク線図であり、８ＴＤＦｆＴはスタートビット検出回路
、Ｒ１，Ｒ嘗はレジスタ、８ＢＬ１，８ＢＬ２は選択回
路、ＣＲＩＧはチャネル対応の領域を有するカワントレ
ジスタ、８ＵＢはカクントレジスタＣＲＩＩＧの中の走
査アドレス信号８ＣＡで指定された領域から出力される
内容を−１する減算回路、ＺＤＢＴは零検出回路、Ｇは
ゲート回路である。
ク線図であり、８ＴＤＦｆＴはスタートビット検出回路
、Ｒ１，Ｒ嘗はレジスタ、８ＢＬ１，８ＢＬ２は選択回
路、ＣＲＩＧはチャネル対応の領域を有するカワントレ
ジスタ、８ＵＢはカクントレジスタＣＲＩＩＧの中の走
査アドレス信号８ＣＡで指定された領域から出力される
内容を−１する減算回路、ＺＤＢＴは零検出回路、Ｇは
ゲート回路である。
スタートピッ）検出回路８ＴＤＦＳＴは、スタートビッ
ト検出可信号８ＴＢがオンのとき動作し、マルチプレク
サＭＰＸ１の出力のデータＤＩＡがスペース極性、マル
チプレクサＭＰＸ２の出力のデータＤＩＢがマーク極性
をそれぞれ示すとき、マークからスペースへ極性が変化
するスタートビットと判断し、スタートビット検出信号
８ＴＢＩＴをオンとする。
ト検出可信号８ＴＢがオンのとき動作し、マルチプレク
サＭＰＸ１の出力のデータＤＩＡがスペース極性、マル
チプレクサＭＰＸ２の出力のデータＤＩＢがマーク極性
をそれぞれ示すとき、マークからスペースへ極性が変化
するスタートビットと判断し、スタートビット検出信号
８ＴＢＩＴをオンとする。
レジスタＲ，、Ｒ愈ｃは、チンプリングパルスの速度を
調歩データの速度のＮ倍としたとき、レジスタＲ＠ｔ＝
Ｎ 、レジスタＲ１４ニーＮ／２の値をセットしておき
、選択回路ＢＢＬ１は、スタートビット検出信号８ＴＢ
ＩＴがオンのときレジスタＲ３を選択し、オフのときレ
ジスタＲ黛を選択する。又選択回路８ＦｉＬ ２はスタ
ートビット検出信号８ＴＢＩＴ又は零検出信号ＺＤの何
れかがオン寸あれば選択回路８ＢＬ１の出力を選択し、
両方の信号８ＴＢＩＴ、ＺＤもオフであれば減算回路８
０Ｂの出力を選択する。
調歩データの速度のＮ倍としたとき、レジスタＲ＠ｔ＝
Ｎ 、レジスタＲ１４ニーＮ／２の値をセットしておき
、選択回路ＢＢＬ１は、スタートビット検出信号８ＴＢ
ＩＴがオンのときレジスタＲ３を選択し、オフのときレ
ジスタＲ黛を選択する。又選択回路８ＦｉＬ ２はスタ
ートビット検出信号８ＴＢＩＴ又は零検出信号ＺＤの何
れかがオン寸あれば選択回路８ＢＬ１の出力を選択し、
両方の信号８ＴＢＩＴ、ＺＤもオフであれば減算回路８
０Ｂの出力を選択する。
カワントレジスタＣＲＢＧは、走査アドレス信号８ＣＡ
で指定された領域１：、処理要求信号ＲＱＩがオンのと
きのみ、選択回路８ＢＬ２の出力を書込み、その領域の
内容を更新し、選″択回路８ＥＬ１の出力をプリセット
し、減算回路８０Ｂ’（：よりダワンカクン□トするプ
リセット型のダクンカクンタを構成することＣ：なる。
で指定された領域１：、処理要求信号ＲＱＩがオンのと
きのみ、選択回路８ＢＬ２の出力を書込み、その領域の
内容を更新し、選″択回路８ＥＬ１の出力をプリセット
し、減算回路８０Ｂ’（：よりダワンカクン□トするプ
リセット型のダクンカクンタを構成することＣ：なる。
そして減算回路８０Ｂの出力が零となると、零検出回路
ＺＤＢＴからの零検出信号ＺＤがオンとなる。
ＺＤＢＴからの零検出信号ＺＤがオンとなる。
グー） 回路Ｇ）ｉ８ＴＢＩＴ ＺＤ−ＲＱｉｆ）論
理（：よリラッデ可信号ＬＦｉを出力するもので、この
ラップ可信号ＬＨと走査アドレス信号ＳＣムとＣ：より
、ラップ回路ＬＡＴ （二はマルチプレクチＭＰＸ１の
出力のデータがラッテされる。又ラップ可信号ＬＢは割
込信号ＩＲＱとしてマイクロプロセッサＭＰＵ ｃ加え
られ、マイクロプロセッサＭＰＵは、ラップ回路ＬＡＴ
の出力をバッファーメモリＢＵＦ及びデータバスＤＢを
介して読込み、スタートビットを識別して、スタートビ
ット検出可信号８Ｔｌをオフとするように制御レジスタ
′ＢＣＧの内容を更新し、調歩データがスタートビット
及びストップビットを含めて例えば７ビツト構成であれ
ば、マイクロプロセッサＭＰＵは７ビツト目、のストッ
プ−ビット検出（二より、制御レジスタＩｃｅの内容を
更新してスタートビット検出可信号８Ｔｌをオンとする
。と・のようなスタートビット検出可信号８ＴＢの処理
はチャネル・対応６２行なわれるものである。
理（：よリラッデ可信号ＬＦｉを出力するもので、この
ラップ可信号ＬＨと走査アドレス信号ＳＣムとＣ：より
、ラップ回路ＬＡＴ （二はマルチプレクチＭＰＸ１の
出力のデータがラッテされる。又ラップ可信号ＬＢは割
込信号ＩＲＱとしてマイクロプロセッサＭＰＵ ｃ加え
られ、マイクロプロセッサＭＰＵは、ラップ回路ＬＡＴ
の出力をバッファーメモリＢＵＦ及びデータバスＤＢを
介して読込み、スタートビットを識別して、スタートビ
ット検出可信号８Ｔｌをオフとするように制御レジスタ
′ＢＣＧの内容を更新し、調歩データがスタートビット
及びストップビットを含めて例えば７ビツト構成であれ
ば、マイクロプロセッサＭＰＵは７ビツト目、のストッ
プ−ビット検出（二より、制御レジスタＩｃｅの内容を
更新してスタートビット検出可信号８Ｔｌをオンとする
。と・のようなスタートビット検出可信号８ＴＢの処理
はチャネル・対応６２行なわれるものである。
第４図は動作説明図で１チャネル分Ｃ：ついて永すもの
である。チャネルＣＨ１のチンプリングパルス８ＭＰｌ
を、第４図（＠Ｃ＝、入力調歩データＤＩｌを同図（６
）に示すものとすると、マルデプレク−ｆＭＰＸ２（：
は、遅延回路ＤＢ二より１テンプリングパルス分遅延さ
れて同図（ｃ） ｔ：示すデータが入力される。
である。チャネルＣＨ１のチンプリングパルス８ＭＰｌ
を、第４図（＠Ｃ＝、入力調歩データＤＩｌを同図（６
）に示すものとすると、マルデプレク−ｆＭＰＸ２（：
は、遅延回路ＤＢ二より１テンプリングパルス分遅延さ
れて同図（ｃ） ｔ：示すデータが入力される。
走査アドレス信号８ＣＡがｉのとき、マルチプレクチＭ
ＰＸ１．ＭＰＸ２ζ：よりチャネルＣＨムのデニタＤＩ
Ａ 、 ＤＩＢが調歩データ処理部８Ｔ−８Ｆのスター
トビット検出回路８ＴＤＥＴＩＣ加えられる。このとき
、チャネルＣＨｉのスタートビット検出可信号８Ｔｌが
第４図（ｈ）ｃ示すよう（ニオンであると、同図（４ｒ
−示すようＣニスタートビット検出信号８ＴＢＩＴがオ
ンとなる。又同図（ｅ）はカワントレジスタＣＲＥＧの
チャネルＣＨ１対応の領域の内容を示し、同図（０は零
検出信号ＺＤ、同図（ｇ）はラッテ可信号ＬＨを示す。
ＰＸ１．ＭＰＸ２ζ：よりチャネルＣＨムのデニタＤＩ
Ａ 、 ＤＩＢが調歩データ処理部８Ｔ−８Ｆのスター
トビット検出回路８ＴＤＥＴＩＣ加えられる。このとき
、チャネルＣＨｉのスタートビット検出可信号８Ｔｌが
第４図（ｈ）ｃ示すよう（ニオンであると、同図（４ｒ
−示すようＣニスタートビット検出信号８ＴＢＩＴがオ
ンとなる。又同図（ｅ）はカワントレジスタＣＲＥＧの
チャネルＣＨ１対応の領域の内容を示し、同図（０は零
検出信号ＺＤ、同図（ｇ）はラッテ可信号ＬＨを示す。
調歩データＤＩｉのスタートビット８Ｔの前Ｉ：、マー
ク極性からスペース極性鑑：変化するノイズＮ８が到来
してスタートビット検出信号８ＴＤＢＴ（＝加えられた
とすると、スタートビット検出信号８ＴＢＩＴがオンと
なり、カワントレジスタＣＲＢＧ（：はレジスタＲ１か
らのＮ／２がセットされ、それ以後前述の如く減算回路
８ＵＢ（：、よりダワンカワントされ、零検出信号ＺＤ
がオンとなったとき、処理要求信号ＲＱ＋もオンとなっ
たとすると、ラップ可信号Ｌｌｉｌがオンとなる。しか
し、このタイミングでは入力調歩データはマーク極、性
であるから、ノイズＮ８をスタートピッ）８Ｔと誤認し
てラップ回路ＬＡＴ １ｍラップすることはなくなる。
ク極性からスペース極性鑑：変化するノイズＮ８が到来
してスタートビット検出信号８ＴＤＢＴ（＝加えられた
とすると、スタートビット検出信号８ＴＢＩＴがオンと
なり、カワントレジスタＣＲＢＧ（：はレジスタＲ１か
らのＮ／２がセットされ、それ以後前述の如く減算回路
８ＵＢ（：、よりダワンカワントされ、零検出信号ＺＤ
がオンとなったとき、処理要求信号ＲＱ＋もオンとなっ
たとすると、ラップ可信号Ｌｌｉｌがオンとなる。しか
し、このタイミングでは入力調歩データはマーク極、性
であるから、ノイズＮ８をスタートピッ）８Ｔと誤認し
てラップ回路ＬＡＴ １ｍラップすることはなくなる。
又スタートビット８Ｔが入力されたときは、前述の如く
スタートビット検出信号８ＴＢＩＴがオンとなり、カワ
ントレジスタＣＲＦＩＧｔ：はＶ２がセットされ、ダワ
ンカワントにより零検出信号ＺＤがオンとなったとき書
：は、スタートビット８Ｔのほぼ中心のタイミングであ
り、ラップ可信号ＬＦＩがオンとなることＣ：よりラッ
プ回路ＬＡＴ ｔ：は、チャネルＣＨ４対応の領域を二
ｔ１４歩データＤＩｉのスタートビット８Ｔが２ツテさ
れ、マイクロプロセッサＭＰＵには割込信号ＩＲＱが加
えられる。
スタートビット検出信号８ＴＢＩＴがオンとなり、カワ
ントレジスタＣＲＦＩＧｔ：はＶ２がセットされ、ダワ
ンカワントにより零検出信号ＺＤがオンとなったとき書
：は、スタートビット８Ｔのほぼ中心のタイミングであ
り、ラップ可信号ＬＦＩがオンとなることＣ：よりラッ
プ回路ＬＡＴ ｔ：は、チャネルＣＨ４対応の領域を二
ｔ１４歩データＤＩｉのスタートビット８Ｔが２ツテさ
れ、マイクロプロセッサＭＰＵには割込信号ＩＲＱが加
えられる。
マイクロプロセラｆ ＭＰＵはスタートビット８Ｔを識
別するとと（：より、チャネルＣＨｉのスタートビット
検出可信号８ＴＦｆをオフとし、スＦツブピッ）８Ｆを
識別したとき、そのスタートビット検出可信号８Ｔｌを
オンとする。又スタートビット検出信号８ＴＢＩＴがオ
フとなった後は、零検出信４！却毎暑：カワットレジス
タＣＲＢＧ＋：はレジスタＲ鵞の内容のＮがセットされ
、調歩データの各ビットのほぼ中心でラッテ可信号Ｌｌ
ｌｌｌがオンとなって、ツア回路ＬＡＴ Ｉニラッテさ
れる・ 第５図は時分割ビット多重装置Ｃ：適用した場合のブロ
ック線図を示し、ＭａＴ８Ｐは第１図やマイクロプロセ
ッサＭＰＵを除いた構成の時分割調歩再主回路であり、
４チャネル分の調歩データＤＩ・〜Ｄ１．の調歩再生を
行なってデータバスＤＢを介して送受信レジスタ８ＲＲ
から多重化送受信部−一送信信号ＳＸを転送し、多重化
送受信部からの受信信号ＲＸを送受信レジスタ８ＲＲか
らデータバスＤＢを介して受信レジスタＲＤＲのチャネ
ル対応の領域（二セットし、４チャネル分の調歩データ
ＤＩ、〜ＤＩｖを時分割調歩再生回路ＭＳＴ８Ｐ＋：入
力し、調歩再生された調歩データＤＯ，〜ＤＯｑを出力
する。即ち第１図１＝於ける８チャネル分の入力調歩デ
ータＤＩ・〜ＤＩマを、送信用としてＤＩ・〜ＤＩａ、
受信用としてＤＩ、〜ＤＩｖの４デヤネル（二分割して
使用した場合を示すものである。
別するとと（：より、チャネルＣＨｉのスタートビット
検出可信号８ＴＦｆをオフとし、スＦツブピッ）８Ｆを
識別したとき、そのスタートビット検出可信号８Ｔｌを
オンとする。又スタートビット検出信号８ＴＢＩＴがオ
フとなった後は、零検出信４！却毎暑：カワットレジス
タＣＲＢＧ＋：はレジスタＲ鵞の内容のＮがセットされ
、調歩データの各ビットのほぼ中心でラッテ可信号Ｌｌ
ｌｌｌがオンとなって、ツア回路ＬＡＴ Ｉニラッテさ
れる・ 第５図は時分割ビット多重装置Ｃ：適用した場合のブロ
ック線図を示し、ＭａＴ８Ｐは第１図やマイクロプロセ
ッサＭＰＵを除いた構成の時分割調歩再主回路であり、
４チャネル分の調歩データＤＩ・〜Ｄ１．の調歩再生を
行なってデータバスＤＢを介して送受信レジスタ８ＲＲ
から多重化送受信部−一送信信号ＳＸを転送し、多重化
送受信部からの受信信号ＲＸを送受信レジスタ８ＲＲか
らデータバスＤＢを介して受信レジスタＲＤＲのチャネ
ル対応の領域（二セットし、４チャネル分の調歩データ
ＤＩ、〜ＤＩｖを時分割調歩再生回路ＭＳＴ８Ｐ＋：入
力し、調歩再生された調歩データＤＯ，〜ＤＯｑを出力
する。即ち第１図１＝於ける８チャネル分の入力調歩デ
ータＤＩ・〜ＤＩマを、送信用としてＤＩ・〜ＤＩａ、
受信用としてＤＩ、〜ＤＩｖの４デヤネル（二分割して
使用した場合を示すものである。
又マイクロプロセッサＭＰＵは割込信号ＩＲＱζ：より
前述の如く調歩再生制御を行ない、多重化送受信部から
の割込信号ＩＲＱＭ＋：より多重化送受信部への送信信
号ＳＸの転送又は受信信号ＲＸの受信処理を行なうもの
である。
前述の如く調歩再生制御を行ない、多重化送受信部から
の割込信号ＩＲＱＭ＋：より多重化送受信部への送信信
号ＳＸの転送又は受信信号ＲＸの受信処理を行なうもの
である。
以上説明したように、本発明は一複数テヤネルＣＨＯ〜
ＣＨ７の調歩データＤＩ・〜Ｄ Ｉ ｖの速度Ｃ：対応
したチャネル対応のチンプリングパルス８ＭＰ、〜８Ｍ
Ｐｖをチンプリングパルス発生回路８ＰＧで発生し、こ
のチンプリングパルス８ＭＰ、〜８ＭＰ、と走査回路ａ
ＣＡＮ力１らの走査アドレス信号８ＣＡと（＝より処理
要求制御回路ＲＱＣからチャネル対応の処理要求信号Ｒ
ＱＩを出し、走査アドレス信号８ＣＡｔ：よって指定さ
れたチャネルの調歩データと、このチャネルのテンプリ
ングパルスの１周期分遅延させたデータとからスタート
ビット８Ｔを検出し、且つ走査アドレス信号８ＣＡと処
理要求信号ＲＱｔと１：従って、スタートビット検出時
点から所定の周期のラップ可信号Ｌｌを調歩データ処理
部８Ｔ−８Ｐから出力し、このラップ可信号ＬＥをマイ
クロプロセッサＭＰＵの割込信号ＩＲＱとし、ラッチ可
信号ＬＥでラップされた調歩データをマイクロプロセッ
サＭＰＵが読込んで処理するものであり、複数チャネル
の調歩データが時分割で処理されるので、チャネル対応
に調歩再生を行なう従来例に比較して、共用化部分が多
いので経済的な構成となる。
ＣＨ７の調歩データＤＩ・〜Ｄ Ｉ ｖの速度Ｃ：対応
したチャネル対応のチンプリングパルス８ＭＰ、〜８Ｍ
Ｐｖをチンプリングパルス発生回路８ＰＧで発生し、こ
のチンプリングパルス８ＭＰ、〜８ＭＰ、と走査回路ａ
ＣＡＮ力１らの走査アドレス信号８ＣＡと（＝より処理
要求制御回路ＲＱＣからチャネル対応の処理要求信号Ｒ
ＱＩを出し、走査アドレス信号８ＣＡｔ：よって指定さ
れたチャネルの調歩データと、このチャネルのテンプリ
ングパルスの１周期分遅延させたデータとからスタート
ビット８Ｔを検出し、且つ走査アドレス信号８ＣＡと処
理要求信号ＲＱｔと１：従って、スタートビット検出時
点から所定の周期のラップ可信号Ｌｌを調歩データ処理
部８Ｔ−８Ｐから出力し、このラップ可信号ＬＥをマイ
クロプロセッサＭＰＵの割込信号ＩＲＱとし、ラッチ可
信号ＬＥでラップされた調歩データをマイクロプロセッ
サＭＰＵが読込んで処理するものであり、複数チャネル
の調歩データが時分割で処理されるので、チャネル対応
に調歩再生を行なう従来例に比較して、共用化部分が多
いので経済的な構成となる。
又マイクロプロセッサＭＰＵへの割込みは、サンプリン
グパルスの周期ではなく、ラップ可信号ＬＨが出力され
たときであるから、複数チャネルの調歩データの処理を
容易Ｃ：行なうことができる。又各デャネルのデータ速
度が相違しても、そのデータ速度（：対応したサンプリ
ングパルスを発生させることＣ：より、処理要求信号Ｒ
Ｑｉもデータ速度（：対応して出力され、且つ処理の時
間的分散を図ることができる利点がある。
グパルスの周期ではなく、ラップ可信号ＬＨが出力され
たときであるから、複数チャネルの調歩データの処理を
容易Ｃ：行なうことができる。又各デャネルのデータ速
度が相違しても、そのデータ速度（：対応したサンプリ
ングパルスを発生させることＣ：より、処理要求信号Ｒ
Ｑｉもデータ速度（：対応して出力され、且つ処理の時
間的分散を図ることができる利点がある。
第１図は本発明の実施例のブロック線図、第２箇は第１
図の動作説明図、第５図は第１図中の調歩データ処理部
のブロック線図、第４図は第５図の動作説明図、第５図
は時分割ビット多重装置６二適用した場合のブロック線
図である。 ＭＰＸｌ−、ＭＰＸ２はマルテプレクサ、８ＰＧはサン
プリングパルス発生回路、８ＣＡＮは走査回路、ＲＱＣ
は処理要求制御回路、ＦｉＣＧは制御レジスタ、Ｄ０〜
Ｄｑは遅延回路、８Ｔ−８Ｐは調歩データ処理部、ＬＡ
Ｔはラップ回路、ＢＵＦはバッファメモリ、 ＭＰＵは
マイクロプロセッサ、 ＣＬＫはクロック、８ＭＰ。 〜ｓＭｐｖはサンプリングパルス、 ＲＱｔは処理要求
信号、８ＴＥｌはスタートビット検出可信号、ＳＣムは
走査アドレス信号、ＬＥはラップ可信号、ＩＲＱは割込
信号、８ＴＤＥＴはスタートビット検出回路、８ＦｉＬ
１．８ＢＬ２は選択回路、ＲＩ、島はレジスタ、ＣＲＦ
ｉＧはカワントレジスタ、 ８ＵＢは減算回路、ＺＤＥ
Ｔは零検出回路である。 特許出願人富士通株式会社 代理人弁理士玉蟲久五部 （外３名）
図の動作説明図、第５図は第１図中の調歩データ処理部
のブロック線図、第４図は第５図の動作説明図、第５図
は時分割ビット多重装置６二適用した場合のブロック線
図である。 ＭＰＸｌ−、ＭＰＸ２はマルテプレクサ、８ＰＧはサン
プリングパルス発生回路、８ＣＡＮは走査回路、ＲＱＣ
は処理要求制御回路、ＦｉＣＧは制御レジスタ、Ｄ０〜
Ｄｑは遅延回路、８Ｔ−８Ｐは調歩データ処理部、ＬＡ
Ｔはラップ回路、ＢＵＦはバッファメモリ、 ＭＰＵは
マイクロプロセッサ、 ＣＬＫはクロック、８ＭＰ。 〜ｓＭｐｖはサンプリングパルス、 ＲＱｔは処理要求
信号、８ＴＥｌはスタートビット検出可信号、ＳＣムは
走査アドレス信号、ＬＥはラップ可信号、ＩＲＱは割込
信号、８ＴＤＥＴはスタートビット検出回路、８ＦｉＬ
１．８ＢＬ２は選択回路、ＲＩ、島はレジスタ、ＣＲＦ
ｉＧはカワントレジスタ、 ８ＵＢは減算回路、ＺＤＥ
Ｔは零検出回路である。 特許出願人富士通株式会社 代理人弁理士玉蟲久五部 （外３名）
Claims (1)
- 複数のチャネルの調歩データの速度ζ二対応したチャネ
ル対応のサンプリングパルスを発生するテンプリングパ
ルス発生回路、前記複数のチャネルを順次指定する走査
アドレス信号を発生する走査回路、前記チンプリングパ
ルスと前記走査アドレス信号とＣ：よりチャネル対応の
処理要求信号を出力する処理要求制御回路、前記走査ア
ドレス信号部；よって指定されたチャネルの調歩データ
と該調歩データを当該デャ・ネルのサンプリングパルス
の ゛１周期分遅延させたデータとを加えてスタートビ
時点から所定の周期のラッテ可信号を出力する調歩デー
タ処理部、前記ラッチ可信号を割込信号として該ラッチ
可信号でラップされた前記調歩データを読込むマイ、ク
ロプロセッサとを備え、前記調歩データ処理部Ｃ：より
複数チャネルの調歩データを時分割で処理することを特
像とする時分割調歩再生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145025A JPS5846742A (ja) | 1981-09-14 | 1981-09-14 | 時分割調歩再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145025A JPS5846742A (ja) | 1981-09-14 | 1981-09-14 | 時分割調歩再生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846742A true JPS5846742A (ja) | 1983-03-18 |
| JPH0415652B2 JPH0415652B2 (ja) | 1992-03-18 |
Family
ID=15375680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145025A Granted JPS5846742A (ja) | 1981-09-14 | 1981-09-14 | 時分割調歩再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846742A (ja) |
-
1981
- 1981-09-14 JP JP56145025A patent/JPS5846742A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415652B2 (ja) | 1992-03-18 |
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