JPH0415689A - 画像表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば車載用ナビゲーシッンシステム等の
画像表示装置に、複数の画像データを合成して表示する
画像表示回路に関する。

〔従来の技術〕

従来、例えば車載用ナビゲーションシステムの画像表示
回路は、第９図に示すように、ホス）ＣＰＵＩとシステ
ムバスＳＢを介して接続された画像処理プロセンサ２に
、フレームバスＦＢ（アドレスバスＡＢ、データバスＤ
Ｂ及びコントロールバスＣＢ）を介してフレームハ・ン
ファメモリ６ａが接続され、前記フレームバスＦＢのデ
ータバスＤＢには、パラレル／シリアル変換回路７ａが
接続されている。さらに、画像処理プロセンサ２とパラ
レル／シリアル変換回路７ａには制御タイミング生成回
路４が接続されている。

ホストＣＰＵＩが画像処理プロセッサ２を介し、フレー
ムバッファメモリ６ａに地図面面、その画面に使う操作
用アイコンや自軍位置を表示するロケーションカーソル
等のデータ書き込むと、画像処理プロセッサ２は、ＣＲ
Ｔの表示タイミングに合せてフレームバッファメモリ６
ａから、前記データを順次読み出し、この出力データは
、パラレル／シリアル変換回路７ａに読み込まれて制御
タイミング生成回路４のドツトクロックによってビデオ
信号として出力され、第８図（ａ）　４こ示すようにＣ
ＲＴ画面に表示される。

ところで、上記ナビゲーションシステムでは、第８図０
））に示すように、地図データの書き込まれたメモリを
任意方向にスムーススクロールして自軍の移動に合せて
地図面面を移動させたり、詳細図を読み出して拡大表示
する。この時、画面上の操作用アイコンは、操作し易く
また、操作ミスを防ぐため、表示される地図の動きにか
かわらず、常に画面周囲の定位置に表示しており、同様
にロケーションカーソルも自軍位置の確認を容易にする
ため画面中央に表示する。

したがって、従来の画像表示回路では、地図等のベース
データと、アイコンやロケーション等の重ね合せデータ
とを、画面上で合成処理を行ない、前記の画面表示を行
なっている。

このため、この表示には、 ■　ビットプロツクトランスファ（以下ｂｉｔｂｌｔ）
ウィンド処理。

■　ハードウェアウィンド処理。

■　上記の処理を複数の画像処理プロセッサによって分
割して行なう処理。

等の方法が取られている。

上記のｂｉｔｂｌｔは、第７図（ａ）に示すように、グ
ラフィンクスメモリのピント境界に１いたビットマツプ
Ａ、Ｂ、Ｃから矩形領域を他のビットマツプ内（あるい
は同一ビットマツプ）に転送し、新しいビットマツプを
作り、出来上がったビットマツプを表示することでマル
チウィンドを表示する。

また、ハードウェアマルチウィンド処理は、第７図（ロ
）に示すように、メモリ上に置かれた複数個で構成され
たウィンドディスクリブタの、次のリンクアドレスが書
き込まれたヘッダと、画像上に表示するメモリ上のビッ
トマツプ位置を指定する複数のタイルディスクリブタか
ら成るストリップディスクリブタを、表示画面１フレー
ムごとに画像処理プロセッサ内のディスクリブタポイン
タレジスタによって、そのアドレスを指定して、表示に
移る前の水平帰線中に読み出し、ビットマツプを画面上
に転送する。そして、このストリップの表示が終了する
と、ヘッダに従って次のストリップディスクリブタを読
み出し、同様の操作を繰り返しウィンドウを表示する。

（発明が解決しようとする課題〕 しかしながら、前記ｂｉｔｂｉｔは、メモリ上の矩形領
域を１ワードずつ転送するため、例えば画面の書き替え
に時間がかかり、高速表示の要求されるナビゲーション
システムでは描画処理速度の速イ値段の高いプロセッサ
を用いなければならない。

一方、ハードウェアウィンド処理では、ｂｉｔｂｌｔと
違ってデータ転送を−切しなくてすむので高速であるが
、水平帰線期間内に時分割処理により、その表示ライン
で発注するすべての表示アドレスの変化位置と先頭アド
レスを転送しなければならないため、ウィンドウの枚数
が制限される。したがって画面上で数ケ所のウィンドウ
表示の必要なナビゲーションシステムには、高価な高速
処理のできるプロセッサを使用しないと、求められる画
面表示を満足に行なえない。

また、複数の処理プロセッサによるマルチ処理では、メ
モリ構成や制御回路が従来と違って複雑となり、高価と
なって設置スペースも大きくなる。

そこで、本発明では、高価な高速描画処理のできるプロ
センサを用いなくても、従来の画像表示回路に簡単なア
ドレス生成回路とメモリを付加することによって、ナビ
ゲーションシステムに十分な表示画面が得られるように
することを課題どする。

〔課題を解決するための手段〕

上記の課題を達成するため、この発明では従来の画像表
示回路の画像処理プロセッサとフレームハソファとを接
続するハスＡＢ、ＤＢ、ＣＢに合成画面用重ね合せメモ
リ６ｂを接続すると共に、前記ハスＡＢ、ＤＢ、ＣＢの
アドレスバスＡＢに面像表示タイミングに合せてアドレ
スを出力するアドレス生成回路３を接続し、 画像処理プロセッサ２がメモリ５ａ、６ｂ描画時、前記
画像処理プロセッサ２が重ね合せメモリ６ｂをアクセス
してデータを書き込み、一方画像表示時には、アドレス
生成回路３が重ね合せメモリ６ｂをアクセスしてデータ
を読み出し、このデータを合成画面の表示タイミングに
合せて前記フレームバッファメモリ６ａのベース画面と
切り換えてパラレル／シリアル変換回路から出力する構
成としたのである。

また、上記重ね合せメモリ６ｂを複数設けた構成とする
こともできる。

さらに上記重ね合せメモリ６ｂのデータバスＤＢにデコ
ーダ回路８を設け、このデコーダ回路８のデコード出力
により、上記合成画面表示タイミングを検出し、この検
出力によって前記ベース画面データと重ね合せ画面デー
タとの切り換えを行なう構成とすることもできる。

〔作用〕

このように構成される画像表示回路では、メモリ描画時
は、画像表示プロセッサから重ね合せメモリに描画アド
レスを出力して、合成画面用重ね合せデータを書き込み
、一方画像表示時には、アドレス生成回路が、画面の表
示タイミングに合せて重ね合せ表示メモリに表示アドレ
スを出力し、前記データを読み出してパラレル／シリア
ル変換回路に出力し、フレームバッファメモリのベース
画面データと切り換えて出力する。

上記重ね合せメモリを複数設けた場合は、複数枚の重ね
合せ画面をＣＲＴ上に同時に合成表示できる。

デコーダ回路を設けた場合には、合成画面表示タイミン
グを任意の出力データより検出して切り換え信号を生成
する。

〔実施例〕

以下、この実施例を第１図から第６図に基づいて説明す
る。

第１図（ａ）に示すように、この発明は、例えば車載用
ナビゲーションシステムのＣＲＴ用画像表示回路で、シ
ステムのホストｃｐｕ１にシステムバスを介して接続さ
れた画像処理プロセッサ２と、このプロセッサ２のアド
レスＡＢ、データバスＤＢ１コントロールバスＣＢ等の
各バスによって接続されたフレームバッファメモリ６ａ
、重ね合せメモリ６ｂ、各ゲートバスバッファ５ａ、６
ｂ、５Ｃ、アドレス生成回路３及びパラレル／シリアル
変換回路７ａ、７ｂと、各部に制御クロックを供給する
制御タイミング生成回路４と、パラレル／シリアル変換
回路７ｂに接続されたデコーダ回路８と、このデコーダ
回路８にコントロールされパラレル／シリアル変換回路
７ａ、７ｂの出力を選択出力するマルチプレクサ９とで
構成されている。

画像処理プロセッサ２は、例えばＡ　ＣＲＴ　Ｃ（Ａｄ
ｖａｎｃｅｄ　ＣＲＴ　Ｃｏｎｔｒｏｌｌｅｒ）やＧ　
Ｄ　Ｃ（Ｇｒａｐｈｉｃ　Ｄｉｓｐｌａｙ　Ｃｏｎｔｒ
ｏｌｌｅｒ）等のラスクスキャン用のグラフィックスコ
ントロールＬＳＩで、ホストＣＰ［ＪｌとＣＲＴデイス
プレィとのインターフェースに必要なタイミング信号（
例えば、水平・垂直同期信号や表示タイミング信号）や
メモリの表示及び描画アドレス並びに、その際必要なコ
ントロール信号等を出力する。またホストＣＰＵＩから
のコマンドにより、例えば座標変換、アルゴリズムによ
る座標１夏や拡大：縮小表示等の描画演夏を行ない、シ
ステムバスから分離されたフレームバッファメモリ６ａ
及び重ね合せメモリ６ｂをアクセスしてデータの描画を
行なう。

フレームバッファメモリ６ａは、ＣＲＴ＠面上で表示中
の例えば、地図画面の画像データ及び次に表示すると思
われる隣接画面の画像データ等、表示用のベース画面が
格納されるＲＡＭメモリで、画素データはカラー表示の
ため、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色及び輝度（１）
用の各ビットを有する１ドツト、４ビツト／ビクセル構
成となっている。このメモリ６ａは、システムバス上の
ＣＤ−ＲＯＭ等のシステムメモリ（外部メモリ）のデー
タに基づいてホストＣＰＵＩより画像処理プロセッサ２
に与えられた描画コマンドに従い、前記画像処理プロセ
ッサ２のｉ画時、画像処理プロセッサ２から出力された
描画アドレスにデータが書き込まれ、表示時には、画像
処理プロセッサ２から出力される表示アドレスによって
読み出される。この時、前記プロセッサ２は、画面表示
の開始アドレスを変化させてメモリ６ａ上のデータを任
意に読み出すスムーススクロールを行なう。

重ね合せメモリ６ｂは、第６図に示すように、画面表示
と対応したリニアなアドレス配置となっており、画面に
表示された地図上に重ね合せる操作用アイコンや自軍位
置を示すロケーションカーソル等のデータが、各色要素
ごとに表示位置のアドレスに格納される。このメモリ６
ｂは、第１図（ａ）に示すように、並列に複数個設けら
れて、アドレスバスＡＢにゲートバスバッファ５ａを介
して接続されており、画像処理プロセッサ２がメモリ６
ｂ［両持は、アドレスバスＡＢのゲートハスバッファ５
ａがアクティブとなり、データバスＤＢのゲートバスバ
ッファ６ｂを介してデータの書き替えを行なう、この時
、メモリ６ｂへのアクセスは、例えばアドレスの上位ビ
ットをアドレスデコーダによりデコードして行なう、一
方、表示時には、ゲートハスバッファ５ａがインアクテ
ィブとなり、ゲートハスバッファ５ｃがアクティブとな
って、画像処理プロセッサ２に代わってアドレス生成回
路３が出力するアドレスによってメモリ６ｂは一度にア
クセスされ、その際出力される複数のデータによって、
複数枚の重ね合せ画面をＣＲＴ上に同時に合成表示する
。また、この特番メモリ６ｂは、例えば第６図に示すよ
うに、５１２　Ｘ　２５６ドソトの画面メモリとして割
り付けられており、］画素４　ｂｉｔ出力にて、−度の
アクセスによってそれぞれ１６ビツトのカラーデータを
出力する。

アドレス生成回路３は、例えば第３図に示すよに、水平
アドレスカウンタ２０と、垂直アドレスカウンタ２１０
２つのカウンタで構成され、水平アドレスカウンタ２０
は、クロック端子ＣＫ、へ画像処理プロセッサ２が出力
する例えば、フレームバッファメモリ６ａのアクセスタ
イミングと同じメモリサイクル出力と、出力表示タイミ
ング信号とのＡＮＤを取った信号が加えられ、またクリ
ア端子ＣＬ、へは、水平及び垂直同期信号が加えられて
おり、第５図に示すように、表示画面１ラインごとの水
平方向の掃引に合せてカウンタ２０は、インクリメント
された重ね合せメモリ６ｂの水平方向アドレスを出力し
、ｌラインの掃引または、１画面ごとの表示が終るごと
にクリアされる。

一方、垂直アドレスカウンタ２１は、クロック端子ＣＫ
、へ、水平同期信号が加えられて、走査線（ラスタ）の
垂直方向への掃引ごとに、インクリメントされた重ね合
せメモリ６ｂの垂直方向アドレスを出力し、１画面ごと
の表示が終るごとにクリアされる。

したがって、上記アドレス生成回路３は、第６図に示す
ように、表示時、重ね合せメモリ６ｂに表示画面に対応
したアドレスをくり返して出力して、重ね合せデータを
決められた画面表示位置に出力する。このため、例えば
画像処理プロセッサ２がスクロール表示のため、表示画
面のスタートアドレスを変更しても重ね合せデータの画
面表示値！は変らない。

パラレル／シリアル変換回路７ａ、７ｂは通常シフトレ
ジスタで構成され、前記メモリ６ａ、６ｂから並列に読
み出されたデータをシリアルなドツトパターンのビデオ
信号に変換するもので、フレームバッファメモリ６ａは
、カラー表示に対応するため４個のシフトレジスタが接
続され、一方、重ね合せメモリ６ｂには前記と同様カラ
ー表示のため４個１組のシフトレジスタが重ね合せメモ
リ６ｂと同数の複数組接続されている。この時のシフト
レジスタの段数は表示１画素のドツト数によって決めら
れ、本実施例では４ｂｉｔとなっている。

また、シフトクロック（ドツトクロック）はＣＲＴの水
平偏向周波数及び垂直偏向周波数によって決定され、タ
イミング生成回路４によって供給される。このタイミン
グ生成回路４は画像処理プロセッサ２へ、システムクロ
ックも供給している。

デコーダ回路８は、例えば第４図に示す、２人力ＥＸ−
ＮＯＲ等を用いた一致回路が考えられ、各ＥＸ−ＮＯＲ
回路の一方の入力端子ａは、重ね合せメモリ６ｂのパラ
レル／シリアル変換回路７ｂの各出力に接続され、他方
すは抵抗を介してプルアップされると共に、スイッチＳ
Ｗによって接地されるようになっている。このため、ス
イッチＳＷを同図のように０ＰＥＮにすると、この端子
はＨ゛　レベルとなり、一端ａに入力されるいずれかの
パラレル／シリアル変換回路７ｂから入力されるビデオ
信号が“Ｈ“　レベルの時、デコーダ回路８の出力は、
　Ｈ゛　レベルとなり、また逆に、スイッチＳＷをＣＬ
Ｏ３Ｅにすると、入力されるビデオ信号が°Ｌ゛の時、
デコーダ回路８出力がＨ゛　レベルとなってその画面表
示タイミングを出力する。

このデコーダ回路８の出力信号は、マルチプレクサ９（
データセレクタともいう）のセレクト人力に接続されて
おり、このマルチプレクサ９はＡ入力に、パラレル／シ
リアル変換回路７ａによってビデオ（８号に変換された
フレームバッファメモＩＪ　６　ａのベース画面出力が
入力され、またＢ入力には、パラレル／シリアル変換回
路７ｂによってビデオ信号に変換された重ね合せメモリ
６ｂの重ね合せ画面出力が入力されている。このため、
前記セレクト入力の”Ｌ′または°Ｈ゛入力により、入
力Ａ、Ｂが選択出力され、例えばデコーダ回路８により
、重ね合せ画面のビデオ信号が検出されると、セレクト
入力には゛Ｈルベルが出力されて、マルチプレクサ９は
、重ね合せ画面のビデオ信号を選択出力する。また、逆
にデコーダ回路８が重ね合せ画面のビデオ信号を検出し
ないと、セレクト人力はＬ°となり、マルチプレクサ９
は、ベース画面を出力する。

このようにデコーダ回路８はパラレル／シリアル変換口
１７ｂから出力されるビデオ信号の有無、極性によって
出力信号を検出して出力するので、画像処理プロセッサ
２は、重ね合せメモリ６ｂの任意の位置にデータを書き
込むだけで画面の切り換えが行なわれ、合成画面が表示
される。

この実施例は、以上のように構成されており、その動作
を第２図のフローチャートに基づいて説明する。

いま、ホストＣＰｔＪ１がレジスタアクセスコマンドを
発行し、画像処理プロセッサ２の内部レジスタに各パラ
メータを書き込んだ後（処理１０１以下「処理」を略す
）、表示コマンドが発行されると（１０２）、画像表示
回路はＣＲＴへのデータの表示すイクル（１０３）　と
、フレームバッファメモリ６ａ及び重ね合せメモリ６ｂ
へのデータの描画サイクル（１０４）をくり返し行なう
。

画像表示回路が表示すイクル（１０３）に入ると、まず
水平同期信号によってアドレス生成回路３の水平アドレ
ス及び垂直アドレスカウンタのりセットが行なわれて（
１１０〜１１３）、画像処理プロセッサ２から表示アド
レスが出力され（１１４）　、この表示アドレスによっ
てフレームバッファメモリ６ａがアクセスされてベース
画面データが出力され（１２０）、このデータはシフト
レジスタ７ａに取り込まれて（１２１）　、パラレル／
ソリアル変換が行なわれ（１２２）ビデオ信号が出力さ
れる。

このベース画面表示動作と並行して表示アドレスと共に
出力されるビデオタイミング信号により、水平アドレス
カウンタ２０及び垂直アドレスカウンタ２１はインクリ
メントされ（１１５）　、アクティブとなっているゲー
トバスバッファ５Ｃを介しく１１６）、前記カウンタア
ドレス出力が重ね合せメモリ６ｂへ出力されて、重ね合
せデータが出力され（ＬＩＴ）、シフトレジスタ？ｂに
取り込まれて（１１８）、パラレル／シリアル変換が行
なわれ（１１９ン、と゛デオ信号が出力される。この出
力は、デコーダ回路８でデコードされて検出されており
、もし、この出力に重ね合せデータが検出されると、デ
コーダ回路８の出力は“Ｈ′となって、マルチプレクサ
９を切り換えて（１２３）　、ＣＲＴへ重ね合せデータ
を出力する（１２４）。

一方、前記出力にデータが含まれず、検出されないと、
デコーダ回路８の出力は“Ｌ゛となって、マルチプレク
サ９からベース画面データがＣＲＴへ出力され（１２４
）　、上記の動作をくり返し、表示すイクルが終了する
まで（１２５）表示出力をＣＲＴへ出力する。

この表示すイクルが終了すると（１２５）　、画像処理
プロセッサ２は、描画サイクルへ移行しく１２６）、描
画アドレスを出力して（１２７）　、データを各メモリ
へ書き込む。もし、この時、フレームバッファメモリ６
ａをアクセスするのであれば（１２８）　、アドレスバ
スＡＢのゲートバスバッファ５ａ及びデータバスＤＢの
ゲートバスバッファ６ｂは、インアクティブとなり、重
ね合せメモリ６ｂをアドレス及びデータバスＡＢ、ＤＢ
から切り離してフレームバッファメモリ６ａをアクセス
しく１３３）　、データを書き込む。一方重ね合せメモ
リ６ｂをアクセスするのであれば（１２Ｂ）　、アドレ
スバスＡＢのゲートバスバッファ５ａはアクティブに、
またアドレス生成回路３に継ったゲートバスバッファ５
Ｃはインアクティブとなって、アドレスバスＡＢの衝突
（コンフリクト）を防止する。この時、データバスＤＢ
のゲートバスバッファ６ｂはアクティブとなって（１２
９）　、重ね合せメモリ６ｂは、画像処理プロセッサ２
と直接ハスＡＢ、ＤＢで接続されて（１３０）、データ
の書き込みが行なわれ（１３１）、この書き込みが終了
すると、前述のゲートバスバッファ５ａ、５ｃはインア
クティブとなる（１３２）。

上記の動作をくり返し、描画サイクル終了までメモリ６
ａ、６ｂへの描画を行なう。

このように、上記画像表示回路は、フレームバッファメ
モリ６ａと複数の重ね合せメモリ６ｂとを別々に設け、
表示の際、アドレスの割付を別にすることによって、ア
ドレス生成回路３がら表示アドレスが前記重ね合せメモ
リ６ｂに出力され、複数枚の重ね合せ画面のデータが出
力される。このデータは、デコーダ９によって、ＣＲＴ
に、ヘス画面と切り換えて表示され、合成画面が形成さ
れる。このため、画像処理プロセッサ２は、例えばスク
ロール等により次々と新しい画面表示を行なわなければ
ならない描画時に、従来のウィンドウ処理を行なわなく
てもよく、十分な表示処理が行なえ、また各画面の管理
も容易となる。

なお、近年のＬＳＩ技術の進歩に伴い、前記のアドレス
生成回路３、タイミング生成回路４、ハンファ回路５ａ
、６ｂ、５Ｃ等を１つのカスタムＬＳＩ（ゲートアレイ
）化し安価に、また比較的容品に作成できるようにして
、小型化、低コスト化を実現することができる。

さらに、上記画像表示回路は、第１囲い）のように、メ
モリ５ａ、６ｂのデータバスにマルチプレクサ９を接続
し、その出力にパラレル／シリアル変換回路７ａを設け
た構成でもよい。

〔効果〕

本発明は、以上のように構成してフレームバッファメモ
リとは別に重ね合せメモリを設け、この重ね合せメモリ
にアドレス性成回路より、表示アドレスを出力するよう
にしたので、ウィンドウ処理のためのメモリ転送も必要
なく、また、高価な処理１０セツサを用いなくても、画
面表示のウィンドウ枚数の制限なく、画像処理プロセッ
サの描画時間も十分確保できるため、十分細密な画面表
示を行なうことができる。

さらに、複数の重ね合せメモリによって、複数枚の重ね
合せ画面をＣＲＴ上に同時に合成したカラー画面を表示
できる。

また、デコーダ回路を設けたことにより、へ−ス画面と
重ね合せ画面との切り換えを画像処理プロセッサが重ね
合せメモリへ書き込むだけでできるので、確実に高速な
描画処理ができる。

【図面の簡単な説明】

第１図乃至第６図は、この発明に係る画像表示回路の実
施例を示し、第１図はブロック図、第２図は動作フロー
チャート、第３図は実施例の一部ブロック、第４図は一
部回路図、第５図、第６図は作用図、第７図は従来例の
作用図、第８図は表示例、第９図は従来例のブロック図
である。 ２・・・・・・画像処理プロセノザ、 ３・・・・・・アドレス生成回路、 ４・・・・・・タイミング生成回路、 ５ａ・・・・・・フレームハンファメモリ、６ｂ・・・
・・・重ね合せメモリ、 ７ａ、７ｂ・・・・・・パラレル／シリアル変換回路、
８・・・・・・デコーダ回路、 ＡＢ・・・・・・アドレスバス、 ＤＢ・・・・・・データバス。 特許出願人　住友電気工業株式会社 同

Claims (3)

【特許請求の範囲】
1. （１）画像処理プロセッサ２にバスＡＢ、ＤＢ、ＣＢを
   介してフレームバッファメモリ６ａを接続し、そのバス
   ＡＢ、ＤＢ、ＣＢのデータバスＤＢにパラレル／シリア
   ル変換回路７ａを接続すると共に、制御タイミング生成
   回路４を前記画像処理プロセッサ２及びパラレル／シリ
   アル変換回路７ａに接続した画像表示回路において、 前記バスＡＢ、ＤＢ、ＣＢに合成画面用重ね合せメモリ
   ６ｂを接続すると共に、前記バスＡＢ、ＤＢ、ＣＢのア
   ドレスバスＡＢに画像表示タイミングに合せてアドレス
   を出力するアドレス生成回路３を接続し、 画像処理プロセッサ２がメモリ６ａ、６ｂ描画時、前記
   画像処理プロセッサ２が重ね合せメモリ６ｂをアクセス
   してデータを書き込み、一方画像表示時には、アドレス
   生成回路３が重ね合せメモリ６ｂをアクセスしてデータ
   を読み出し、このデータを合成画面の表示タイミングに
   合せて、前記フレームバッファメモリ６ａのベース画面
   と切り換えて、パラレル／シリアル変換回路７ａ、７ｂ
   から出力することを特徴とする画像表示回路。
2. （２）上記重ね合せメモリ６ｂを複数設けたことを特徴
   とする請求項（１）記載の画像表示回路。
3. （３）上記重ね合せメモリ６ｂのデータバスＤＢにデコ
   ーダ回路８を設け、このデコーダ回路８のデコード出力
   により、上記合成画面表示タイミングを検出し、この検
   出出力によって、前記ベース画面データと重ね合せ画面
   データとの切り換えを行なうことを特徴とする請求項（
   １）または（２）記載の画像表示回路。