JPH04157766A - シリコンゲートｐチャンネルＭＯＳ半導体装置の製造方法 - Google Patents

シリコンゲートｐチャンネルＭＯＳ半導体装置の製造方法

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JPH04157766A
JPH04157766A JP2282798A JP28279890A JPH04157766A JP H04157766 A JPH04157766 A JP H04157766A JP 2282798 A JP2282798 A JP 2282798A JP 28279890 A JP28279890 A JP 28279890A JP H04157766 A JPH04157766 A JP H04157766A
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JP
Japan
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silicon gate
semiconductor device
gate electrode
channel
silicon
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JP2282798A
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English (en)
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Kenji Chishima
千島　健治
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Sony Corp
Original Assignee
Sony Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野 Ｂ９発明の概要 Ｃ１従来技術 り０発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 １１作用 Ｇ、実施例［第１図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明はシリコンゲートｐチャンネルＭＯ３半導体装置
の製造方法、特にゲート電極がｐ型のポリシリコンから
なるｐチャンネルＭＯＳ半導体装置の製造方法に関する
。
（Ｂ、発明の概要） 本発明は、上記のシリコンゲートｐチャンネルＭＯ８半
導体装置の製造方法において、拡散層の活性化等のため
の熱処理によりｐ型シリコンゲート電極中のボロンＢが
ゲート絶縁膜を突き抜けて半導体基板表面に拡散するの
を防止するため、 シリコンゲート電極形成後シリコンゲート電極に、その
下部に深さ方向の濃度分布のピークが（るように窒素Ｎ
をイオン打込みするものである。
（Ｃ，従来技術） ＰチャンネルのシリコンゲートＭＯ５半導体装置は、一
般にゲート絶縁膜形成後ポリシリコン膜を形成し、これ
をバターニングすることによりシリコンゲート電極を形
成し、しかる後Ｓシリコンゲート電極をマスクとしであ
るいはシリコンゲート電極とその側面に形成したサイド
ウオールをマスクとして半導体基板の表面部にボロンＢ
をイオン打込みすることによりソース・ドレイン領域を
形成する。その際に、シリコンゲート電極中にもボロン
Ｂがドープされる。尤も、シリコンゲート電極となるポ
リシリコン膜の形成後バターニング前に該ポリシリコン
膜中にボロンをイオン打込みする場合もある。
ところで、ゲート電極がｐ゛型のポリシリコンからなる
ｐチャンネルＭＯ３半導体装置においては、拡散層の活
性化、眉間絶縁膜の平坦化等の熱処理によりシリコンゲ
ート電極中のボひンが半導体基板側に突き抜け、そのた
め、カットオフ特性が悪（なり、また、しきい値電圧が
変動したりする。このことは１９９０年春季応用物理学
会予稿集第５６８頁２８ｐ−ＺＢ−６ｒ窒化酸化ゲート
絶縁膜を用いたＰＭＯＳＦＥＴにおけるボロンの突き抜
は抑制効果」にも紹介されている。そして、その対策と
してゲート絶縁膜形成後（ゲート酸化後）、該ゲート絶
縁膜を窒化することが提案され、そして、実際にボロン
の突き抜けを抑制する効果があることが報告されている
。
（Ｄ、発明が解決しようとする問題点）ところで、上記
ボロン突き抜は防止技術によれば、ゲート酸化後ＮＨ，
雰囲気でランプ窒化し、０、雰囲気でランプ酸化すると
いう面倒な工程を必要とした。
また、ＣＭＯＳ　Ｉ　Ｃの場合において同じ半導体基板
の別のところに形成されるｎチャンネルＭＯＳＦＥＴに
ついては、シリコンゲート電極から半導体基板への不純
物の突き抜けという問題が全（ないのにゲート絶縁膜が
窒化されその結果それの銹電率が大きくなってゲート容
量が増大してしまうという問題があった。
本発明はこのような問題点を解決すべく為されたもので
あり、拡散層の活性化等のための熱処理によりｐ型シリ
コンゲート電極中のボロンがゲート絶縁膜を突き抜けて
半導体基板表面に拡散するのを防止することを目的とす
る。
（Ｅ、問題点を解決するための手段） 本発明シリコンゲートＰチヤンネルＭＯ３半導体装置の
製造方法は上記問題点を解決するため、シリコンゲート
電極形成後該シリコンゲート電極の下部に深さ方向の濃
度分布のピークがくるように窒素Ｎをイオン打込みする
ことを特徴とする。
（Ｆ、作用） 本発明シリコンゲートｐチャンネルＭＯＳ半導体装置の
製造方法によれば、シリコンゲート電極形成後単に窒素
Ｎのイオン打込み工程を付加するだけで、その後の活性
化等のための熱処理の工程で自ずと窒素Ｎの慟きにより
ボロンＢの突き抜けが抑制される。
そして、ｎチャンネルＭＯ８ＦＥＴ形成部のゲート絶縁
膜が窒化される虞れは、イオン打込みの際ｎチャンネル
ＭＯ３ＦＥＴ形成部をレジスト膜でマスクすることによ
り容易に回避し得る。
（Ｇ、実施例）［第１図］ 以下、本発明シリコンゲートｐチャンネルＭＯＳ半導体
装置の製造方法を図示実施例に従って詳細に説明する。
第１図（Ａ）乃至（Ｃ）は本発明シリコンゲートＰチヤ
ンネルＭＯ３半導体装置の製造方法の一つの実施例を工
程順に示す断面図である。
（Ａ）基板１に、チャンネルストッパ２、選択酸化膜３
、ゲート酸化膜４を形成した後、ｐ型のポリシリコン膜
５及びタングステン（あるいはモリブデン）シリサイド
１１１６からなるポリサイド膜７を形成する。
（Ｂ）次に、ｎチャンネルＭＯＳＦＥＴ形成領域をレジ
スト膜８でマスクする。というのは、ｎチャンネルＭＯ
ＳＦＥＴにおいては窒素Ｎのドープにより不純物（例え
ばリンＰあるいは砒素Ａｓ）の突き抜は抑制効果を得る
ことは出来ないし、それによってゲート容量の増加とい
う弊害のみ生じるからｎチャンネルＭＯＦＥＴ領域への
窒素Ｎのドープな阻むためである。
（Ｃ）その後、タングステン（あるいはモリブデン）シ
リサイド膜７越しにポリシリコン膜５の下部に深さ方向
の濃度分布のピークが来るように窒素イオンＮ３をイオ
ン打込みする。９は窒素Ｎの深さ方向の濃度分布曲線で
ある。
その後は、普通のＭＯ３半導体装置の製造方法と同じ方
法で製造を続ける。
本方法によれば、単に窒素Ｎをイオン打込みするだけで
その後のアニールによりポリシリコン膜７の下部が窒化
されるのでｐ＋型ポリシリコン５中のボロンＢが半導体
基板１に突き抜けるのをその窒化物によって抑制するこ
とができる。
そして、ｎチャンネルＭＯ３ＦＥＴ領域への窒素Ｎの不
要なイオン打込みはレジスト膜８をマスクとして形成す
ることにより阻むことができる。
（Ｈ，発明の効果） 以上に述べたように、本発明シリコンゲートｐチャンネ
ルＭＯ３半導体装置の製造方法は、半導体基板表面上の
シリコン酸化物からなるゲート絶縁膜上にシリコンゲー
ト電極を形成した後、窒素を深さ方向の濃度分布のピー
クがシリコンゲート電極の下部に（るようにイオン打込
みする工程を有することを特徴とするものである。
従って、本発明シリコンゲートｐチャンネルＭＯ３半導
体装置の製造方法によれば、シリコンゲート電極形成後
単に窒素のイオン打込み工程を付加することのみにより
、その後の活性化のため等の熱処理の工程でおのずとシ
リコンゲート電極の下部が窒化されてボロンの突き抜け
を抑制される。
そして、ｎチャンネルＭＯ３ＦＥＴ形成部のゲート絶縁
膜が窒化される虞れはイオン打込みの際ｎチャンネルＭ
Ｏ３ＦＥＴ形成部をレジスト膜でマスクすることにより
容易に回避し得る。
【図面の簡単な説明】
第１図（Ａ）乃至（Ｃ）は本発明シリコンゲートｐチャ
ンネルＭＯ８半導体装置の製造方法の一つの実施例を工
程順に示す断面図である。 符号の説明 １・・・半導体基板、 ４・・・ゲート絶縁膜、 ５・・・ｐ型シリコンゲート電極。

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基板表面上のシリコン酸化物からなるゲー
    ト絶縁膜上にシリコンゲート電極を形成した後、窒素を
    、深さ方向の濃度分布のピークがシリコンゲート電極の
    下部にくるようにイオン打込みする工程を有する ことを特徴とするシリコンゲートｐチャンネルＭＯＳ半
    導体装置の製造方法
JP2282798A 1990-10-20 1990-10-20 シリコンゲートｐチャンネルＭＯＳ半導体装置の製造方法 Pending JPH04157766A (ja)

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