JPH05251697A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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- JPH05251697A JPH05251697A JP3274360A JP27436091A JPH05251697A JP H05251697 A JPH05251697 A JP H05251697A JP 3274360 A JP3274360 A JP 3274360A JP 27436091 A JP27436091 A JP 27436091A JP H05251697 A JPH05251697 A JP H05251697A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ソース・ドレイン拡散層とチャネル・カウン
ター・ドーピング層との間にＮ型不純物をイオン注入す
ることにより、ゲート電極が制御できる空間電荷を増加
させ、ソース・ドレインからチャネルへの多数キャリア
の拡散を効果的に抑制する。 【構成】 埋込チャネル型ＰチャネルＭＯＳＦＥＴにお
いて、ソース・ドレイン端のチャネル・カウンター・ド
ーピング層１３の基板表面Ｐ型不純物濃度を低下させる
構造を有する。
ター・ドーピング層との間にＮ型不純物をイオン注入す
ることにより、ゲート電極が制御できる空間電荷を増加
させ、ソース・ドレインからチャネルへの多数キャリア
の拡散を効果的に抑制する。 【構成】 埋込チャネル型ＰチャネルＭＯＳＦＥＴにお
いて、ソース・ドレイン端のチャネル・カウンター・ド
ーピング層１３の基板表面Ｐ型不純物濃度を低下させる
構造を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
にパンチスルーストッパーを有する埋込チャネル型Ｐチ
ャネルＭＯＳＦＥＴの構造及びその製造方法に関するも
のである。
にパンチスルーストッパーを有する埋込チャネル型Ｐチ
ャネルＭＯＳＦＥＴの構造及びその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、Ｔａｋａｓｈｉ ＨＯＲＩａｎｄ Ｋａｚｕｍ
ｉ ＫＵＲＩＭＯＴＯ， ｉｎ ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．，ｐｐ３９４〜３９７（１９８８）に記載され
るものがあった。図３はかかる従来のＭＯＳＦＥＴの製
造工程断面図である。
例えば、Ｔａｋａｓｈｉ ＨＯＲＩａｎｄ Ｋａｚｕｍ
ｉ ＫＵＲＩＭＯＴＯ， ｉｎ ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．，ｐｐ３９４〜３９７（１９８８）に記載され
るものがあった。図３はかかる従来のＭＯＳＦＥＴの製
造工程断面図である。
【０００３】以下、その説明を図３を参照しながら説明
する。まず、図３（ａ）に示すように、Ｎ型シリコン基
板（１，０，０）上またはＮウェル（表面濃度〜１×１
０16ｃｍ-3）１上に、１０ｎｍのゲート酸化膜２を形成
後、閾値制御のためイオン注入技術によりイオン種ＢＦ
2 を注入し、カウンター・ドーピング層３を形成し、そ
の後、Ｎ+ ポリシリコンゲート電極４をホトリソ・エッ
チング技術を用い形成する。
する。まず、図３（ａ）に示すように、Ｎ型シリコン基
板（１，０，０）上またはＮウェル（表面濃度〜１×１
０16ｃｍ-3）１上に、１０ｎｍのゲート酸化膜２を形成
後、閾値制御のためイオン注入技術によりイオン種ＢＦ
2 を注入し、カウンター・ドーピング層３を形成し、そ
の後、Ｎ+ ポリシリコンゲート電極４をホトリソ・エッ
チング技術を用い形成する。
【０００４】次に、図３（ｂ）に示すように、斜めイオ
ン注入技術を用い、イオン種31Ｐ+を、例えば２Ｅ１３
ｉｏｎｓ／ｃｍ2 、注入エネルギーを、例えば９０Ｋｅ
Ｖ、注入角度を、例えば２５°で注入することにより、
Ｎ+ 打ち込み層５が形成される。その後、図３（ｃ）に
示すように、イオン種ＢＦ2 を、４０ＫｅＶ，３Ｅ１５
ｉｏｎｓ／ｃｍ2 の条件でイオン注入することにより、
ソース・ドレイン高濃度層６を形成する。次に、不純物
活性化のための熱処理、ＲＴＡ（Ｒａｐｉｄ ｔｈｅｒ
ｍａｌ ａｎｎｅａｌｉｎｇ）１０００℃，１０秒を行
なう。その結果、ソース・ドレイン近傍にＮ+ 長さＬｎ
+ が０．０６μｍ、ピーク濃度１．５×１０17ｃｍ-3の
パンチスルーストッパーＮ+ 拡散層７が形成される。
ン注入技術を用い、イオン種31Ｐ+を、例えば２Ｅ１３
ｉｏｎｓ／ｃｍ2 、注入エネルギーを、例えば９０Ｋｅ
Ｖ、注入角度を、例えば２５°で注入することにより、
Ｎ+ 打ち込み層５が形成される。その後、図３（ｃ）に
示すように、イオン種ＢＦ2 を、４０ＫｅＶ，３Ｅ１５
ｉｏｎｓ／ｃｍ2 の条件でイオン注入することにより、
ソース・ドレイン高濃度層６を形成する。次に、不純物
活性化のための熱処理、ＲＴＡ（Ｒａｐｉｄ ｔｈｅｒ
ｍａｌ ａｎｎｅａｌｉｎｇ）１０００℃，１０秒を行
なう。その結果、ソース・ドレイン近傍にＮ+ 長さＬｎ
+ が０．０６μｍ、ピーク濃度１．５×１０17ｃｍ-3の
パンチスルーストッパーＮ+ 拡散層７が形成される。
【０００５】上記のＭＯＳＦＥＴにおいて、構造上の特
徴として、ソース・ドレイン高濃度層６の近傍に、パン
チスルーストッパー高濃度Ｎ型拡散層７が形成される点
があげられる。
徴として、ソース・ドレイン高濃度層６の近傍に、パン
チスルーストッパー高濃度Ｎ型拡散層７が形成される点
があげられる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成のＭＯＳＦＥＴでは、パンチスルーストッパーＮ+ 拡
散層７領域がチャネル表面まで形成されていないため、
ゲート電極と基板との仕事関数差により生じる空乏層
が、ソース・ドレイン端からの多数キャリアの拡散によ
り減少し、その結果、実効的なチャネル長が減少すると
いう問題があった。
成のＭＯＳＦＥＴでは、パンチスルーストッパーＮ+ 拡
散層７領域がチャネル表面まで形成されていないため、
ゲート電極と基板との仕事関数差により生じる空乏層
が、ソース・ドレイン端からの多数キャリアの拡散によ
り減少し、その結果、実効的なチャネル長が減少すると
いう問題があった。
【０００７】本発明は、以上述べたソース・ドレインか
らの多数キャリアの拡散を抑制するため、ソース・ドレ
イン拡散層とチャネル・カウンター・ドーピング層との
間にＮ型不純物をイオン注入することにより、ゲート電
極が制御できる空間電荷を増加させ、ソース・ドレイン
からチャネルへの多数キャリアの拡散を効果的に抑制し
得るＭＯＳＦＥＴ及びその製造方法を提供することを目
的としている。
らの多数キャリアの拡散を抑制するため、ソース・ドレ
イン拡散層とチャネル・カウンター・ドーピング層との
間にＮ型不純物をイオン注入することにより、ゲート電
極が制御できる空間電荷を増加させ、ソース・ドレイン
からチャネルへの多数キャリアの拡散を効果的に抑制し
得るＭＯＳＦＥＴ及びその製造方法を提供することを目
的としている。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、埋込チャネル型ＰチャネルＭＯＳＦＥＴ
において、半導体基体上に形成されるＮウェル層と、該
Ｎウェル層上に形成されるＰ型カウンター・ドーピング
層と、該Ｐ型カウンター・ドーピング層の両側に形成さ
れるソース・ドレイン拡散層と、該ソース・ドレイン拡
散層と前記Ｐ型カウンター・ドーピング層との間に前記
Ｐ型カウンター・ドーピング層よりも低濃度のソース・
ドレインと同一導伝型の不純物層を形成するようにした
ものである。
成するために、埋込チャネル型ＰチャネルＭＯＳＦＥＴ
において、半導体基体上に形成されるＮウェル層と、該
Ｎウェル層上に形成されるＰ型カウンター・ドーピング
層と、該Ｐ型カウンター・ドーピング層の両側に形成さ
れるソース・ドレイン拡散層と、該ソース・ドレイン拡
散層と前記Ｐ型カウンター・ドーピング層との間に前記
Ｐ型カウンター・ドーピング層よりも低濃度のソース・
ドレインと同一導伝型の不純物層を形成するようにした
ものである。
【０００９】また、埋込チャネル型ＰチャネルＭＯＳＦ
ＥＴの製造方法において、ゲート電極形成後、斜めイオ
ン注入技術を用い、ゲート電極側壁からＰ型カウンター
・ドーピング層へＮ型不純物を注入し、前記Ｐ型カウン
ター・ドーピング層とソース・ドレイン拡散層の間のＰ
型不純物濃度を実質的に低下させる層を形成するように
したものである。
ＥＴの製造方法において、ゲート電極形成後、斜めイオ
ン注入技術を用い、ゲート電極側壁からＰ型カウンター
・ドーピング層へＮ型不純物を注入し、前記Ｐ型カウン
ター・ドーピング層とソース・ドレイン拡散層の間のＰ
型不純物濃度を実質的に低下させる層を形成するように
したものである。
【００１０】
【作用】従来型の埋め込みチャネルＭＯＳＦＥＴの場合
は、図４に示すように、トランジスタオフ時の空乏層
は、ＭＯＳにより形成される領域３−ｂとＮウェル１と
カウンター・ドーピング層３及びソース・ドレイン領域
で形成される領域３−ａによって構成され、ソース及び
ドレインからチャネルへホールのわき出し領域３−ｃが
形成され、実効的なチャネル長が減少していたが、本発
明によれば、図５に示すように、前記図４に示すわき出
し領域３−ｃにＮ型不純物を注入しているため、ホール
のわき出しが抑制され、実効的なチャネル長の減少を抑
えることができる。
は、図４に示すように、トランジスタオフ時の空乏層
は、ＭＯＳにより形成される領域３−ｂとＮウェル１と
カウンター・ドーピング層３及びソース・ドレイン領域
で形成される領域３−ａによって構成され、ソース及び
ドレインからチャネルへホールのわき出し領域３−ｃが
形成され、実効的なチャネル長が減少していたが、本発
明によれば、図５に示すように、前記図４に示すわき出
し領域３−ｃにＮ型不純物を注入しているため、ホール
のわき出しが抑制され、実効的なチャネル長の減少を抑
えることができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すＭ
ＯＳＦＥＴの断面図である。図中、１１はＮウェル、１
２はゲート酸化膜、１３は高濃度カウンター・ドーピイ
ング層（Ｐ--型）、１４はＮ+ ポリシリコンゲート電
極、１７はサイドウォール、１８はソース・ドレイン高
濃度拡散層、１９は低濃度カウンター・ドーピイング層
（Ｐ--- 型）、２０はソース・ドレインＬＤＤ低濃度拡
散層（Ｐ- 型）、２１はパンチスルーストッパーＮ+ 拡
散層である。
ながら詳細に説明する。図１は本発明の実施例を示すＭ
ＯＳＦＥＴの断面図である。図中、１１はＮウェル、１
２はゲート酸化膜、１３は高濃度カウンター・ドーピイ
ング層（Ｐ--型）、１４はＮ+ ポリシリコンゲート電
極、１７はサイドウォール、１８はソース・ドレイン高
濃度拡散層、１９は低濃度カウンター・ドーピイング層
（Ｐ--- 型）、２０はソース・ドレインＬＤＤ低濃度拡
散層（Ｐ- 型）、２１はパンチスルーストッパーＮ+ 拡
散層である。
【００１２】この図に示すように、ソース・ドレインＬ
ＤＤ低濃度拡散層２０と高濃度カウンター・ドーピング
層１３の間に、低濃度カウンター・ドーピング層１９が
存在し、その下方基板部にパンチスルーストッパーＮ+
拡散層２１を有する構造である。次いで、図２を用いて
本発明の実施例を示すＭＯＳＦＥＴの製造方法について
説明する。
ＤＤ低濃度拡散層２０と高濃度カウンター・ドーピング
層１３の間に、低濃度カウンター・ドーピング層１９が
存在し、その下方基板部にパンチスルーストッパーＮ+
拡散層２１を有する構造である。次いで、図２を用いて
本発明の実施例を示すＭＯＳＦＥＴの製造方法について
説明する。
【００１３】まず、図２（ａ）に示すように、シリコン
基板にＮウェル〔７Ｅ１６／cm3 〕１１を形成後、１０
０Å程度のゲート酸化膜１２を形成する。イオン注入技
術により、カウンター・ドープイオン注入を、例えば、
49ＢＦ2 + で、３０ＫｅＶ、２．０Ｅ１２〔ｉｏｎｓ／
cm2 〕の条件で行ない、高濃度カウンター・ドーピング
層（Ｐ層）１３を形成する。更に、Ｎ型ポリシリコンゲ
ート電極１４をホトリソ・エッチング技術により形成
し、その後、ゲート電極１４をマスクとしてＰ-ＬＤＤ
イオン注入を例えば、４．０Ｅ１３〔ｉｏｎｓ／c
m2 〕、３０ＫｅＶ、49ＢＦ2 + の条件で行ない、Ｐ-
ＬＤＤ層１５を形成する。
基板にＮウェル〔７Ｅ１６／cm3 〕１１を形成後、１０
０Å程度のゲート酸化膜１２を形成する。イオン注入技
術により、カウンター・ドープイオン注入を、例えば、
49ＢＦ2 + で、３０ＫｅＶ、２．０Ｅ１２〔ｉｏｎｓ／
cm2 〕の条件で行ない、高濃度カウンター・ドーピング
層（Ｐ層）１３を形成する。更に、Ｎ型ポリシリコンゲ
ート電極１４をホトリソ・エッチング技術により形成
し、その後、ゲート電極１４をマスクとしてＰ-ＬＤＤ
イオン注入を例えば、４．０Ｅ１３〔ｉｏｎｓ／c
m2 〕、３０ＫｅＶ、49ＢＦ2 + の条件で行ない、Ｐ-
ＬＤＤ層１５を形成する。
【００１４】次いで、図２（ｂ）に示すように、斜めイ
オン注入技術を使用し、例えば、注入角度θ＝４５°、
31Ｐ+ 、注入エネルギー１７０ＫｅＶ，１．０Ｅ１２
〔ｉｏｎｓ／cm2 〕の条件で不純物を注入する。その結
果、不純物の打ち込み層１６が形成される。次に、図２
（ｃ）に示すように、サイドウォール１７を形成し、こ
れをマスクとしてイオン注入技術により、例えば、49Ｂ
Ｆ2 + 、５０ＫｅＶ、４．０Ｅ１５ｉｏｎｓ／cm2 の条
件でイオン注入を行なうことにより、Ｐ+ 高濃度層１８
が形成される。その後の熱処理、例えば、Ｎ2 雰囲気中
９００℃、１５分で、Ｐ- - - 型不純物低濃度層１９、
ソース・ドレインＬＤＤ（Ｐ- 型）低濃度拡散層２０、
パンチスルーストッパーＮ+ 拡散層２１がそれぞれ形成
される。
オン注入技術を使用し、例えば、注入角度θ＝４５°、
31Ｐ+ 、注入エネルギー１７０ＫｅＶ，１．０Ｅ１２
〔ｉｏｎｓ／cm2 〕の条件で不純物を注入する。その結
果、不純物の打ち込み層１６が形成される。次に、図２
（ｃ）に示すように、サイドウォール１７を形成し、こ
れをマスクとしてイオン注入技術により、例えば、49Ｂ
Ｆ2 + 、５０ＫｅＶ、４．０Ｅ１５ｉｏｎｓ／cm2 の条
件でイオン注入を行なうことにより、Ｐ+ 高濃度層１８
が形成される。その後の熱処理、例えば、Ｎ2 雰囲気中
９００℃、１５分で、Ｐ- - - 型不純物低濃度層１９、
ソース・ドレインＬＤＤ（Ｐ- 型）低濃度拡散層２０、
パンチスルーストッパーＮ+ 拡散層２１がそれぞれ形成
される。
【００１５】従来型の埋め込みチャネルＭＯＳＦＥＴの
場合は、図４に示すように、トランジスタオフ時の空乏
層はＭＯＳにより形成される領域３−ｂとＮウェル１と
カウンター・ドーピング層３及びソース・ドレイン領域
で形成される領域３−ａによって構成される。その結
果、ソース及びドレインからチャネルへホールのわき出
し領域３−ｃが形成され、実効的なチャネル長が減少す
る。
場合は、図４に示すように、トランジスタオフ時の空乏
層はＭＯＳにより形成される領域３−ｂとＮウェル１と
カウンター・ドーピング層３及びソース・ドレイン領域
で形成される領域３−ａによって構成される。その結
果、ソース及びドレインからチャネルへホールのわき出
し領域３−ｃが形成され、実効的なチャネル長が減少す
る。
【００１６】しかしながら、本発明によれば、図５に示
すように、前記図４に示すわき出し領域３−ｃにＮ型不
純物を注入しているため、ホールのわき出しが抑制さ
れ、実効的なチャネル長の減少が抑えられている。な
お、図４及び図５において、２，１２はゲート酸化膜、
４，１４はＮ+ 型ポリシリコンゲート電極、６，１８は
Ｐ+ 高濃度層である。
すように、前記図４に示すわき出し領域３−ｃにＮ型不
純物を注入しているため、ホールのわき出しが抑制さ
れ、実効的なチャネル長の減少が抑えられている。な
お、図４及び図５において、２，１２はゲート酸化膜、
４，１４はＮ+ 型ポリシリコンゲート電極、６，１８は
Ｐ+ 高濃度層である。
【００１７】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ソース及びドレインからチャネルへホールのわ
き出し領域にＮ型不純物を注入しているため、ホールの
わき出しが抑制され、実効的なチャネル長の減少を抑え
ることができる。従って、本発明により短チャネル効果
の影響の少ないＭＯＳＦＥＴを得ることができる。
よれば、ソース及びドレインからチャネルへホールのわ
き出し領域にＮ型不純物を注入しているため、ホールの
わき出しが抑制され、実効的なチャネル長の減少を抑え
ることができる。従って、本発明により短チャネル効果
の影響の少ないＭＯＳＦＥＴを得ることができる。
【図１】本発明の実施例を示すＭＯＳＦＥＴの断面図で
ある。
ある。
【図２】本発明の実施例を示すＭＯＳＦＥＴの製造工程
断面図である。
断面図である。
【図３】従来のＭＯＳＦＥＴの製造工程断面図である。
【図４】従来技術の問題点を示す断面図である。
【図５】本発明の効果を示す断面図である。
１１ Ｎウェル １２ ゲート酸化膜 １３ 高濃度カウンター・ドーピング層 １４ Ｎ+ ポリシリコンゲート電極 １５ Ｐ- ＬＤＤ層 １６ 不純物の打ち込み層 １７ サイドウォール １８ Ｐ+ 高濃度層（ソース・ドレイン高濃度拡散
層） １９ Ｐ--- 型不純物低濃度層（低濃度カウンター・
ドーピング層） ２０ ソース・ドレインＬＤＤ低濃度拡散層 ２１ パンチスルーストッパーＮ+ 拡散層
層） １９ Ｐ--- 型不純物低濃度層（低濃度カウンター・
ドーピング層） ２０ ソース・ドレインＬＤＤ低濃度拡散層 ２１ パンチスルーストッパーＮ+ 拡散層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (2)
- 【請求項１】 埋込チャネル型ＰチャネルＭＯＳＦＥＴ
において、 （ａ）半導体基体上に形成されるＮウェル層と、 （ｂ）該Ｎウェル層上に形成されるＰ型カウンター・ド
ーピング層と、 （ｃ）該Ｐ型カウンター・ドーピング層の両側に形成さ
れるソース・ドレイン拡散層と、 （ｄ）該ソース・ドレイン拡散層と前記Ｐ型カウンター
・ドーピング層との間に前記Ｐ型カウンター・ドーピン
グ層よりも低濃度のソース・ドレインと同一導伝型の不
純物層を有することを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 埋込チャネル型ＰチャネルＭＯＳＦＥＴ
の製造方法において、 （ａ）ゲート電極形成後、斜めイオン注入技術を用い、
ゲート電極側壁からＰ型カウンター・ドーピング層へＮ
型不純物を注入し、 （ｂ）前記Ｐ型カウンター・ドーピング層とソース・ド
レイン拡散層の間のＰ型不純物濃度を実質的に低下させ
る層を形成することを特徴とするＭＯＳＦＥＴの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274360A JPH05251697A (ja) | 1991-10-23 | 1991-10-23 | Ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274360A JPH05251697A (ja) | 1991-10-23 | 1991-10-23 | Ｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251697A true JPH05251697A (ja) | 1993-09-28 |
Family
ID=17540576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274360A Pending JPH05251697A (ja) | 1991-10-23 | 1991-10-23 | Ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251697A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606191A (en) * | 1994-12-16 | 1997-02-25 | Mosel Vitelic, Inc. | Semiconductor device with lightly doped drain regions |
| US5686324A (en) * | 1996-03-28 | 1997-11-11 | Mosel Vitelic, Inc. | Process for forming LDD CMOS using large-tilt-angle ion implantation |
| US5827747A (en) * | 1996-03-28 | 1998-10-27 | Mosel Vitelic, Inc. | Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation |
-
1991
- 1991-10-23 JP JP3274360A patent/JPH05251697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606191A (en) * | 1994-12-16 | 1997-02-25 | Mosel Vitelic, Inc. | Semiconductor device with lightly doped drain regions |
| US5686324A (en) * | 1996-03-28 | 1997-11-11 | Mosel Vitelic, Inc. | Process for forming LDD CMOS using large-tilt-angle ion implantation |
| US5827747A (en) * | 1996-03-28 | 1998-10-27 | Mosel Vitelic, Inc. | Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990907 |