JPH04158442A - 命令デコーダ - Google Patents
命令デコーダInfo
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- JPH04158442A JPH04158442A JP2284858A JP28485890A JPH04158442A JP H04158442 A JPH04158442 A JP H04158442A JP 2284858 A JP2284858 A JP 2284858A JP 28485890 A JP28485890 A JP 28485890A JP H04158442 A JPH04158442 A JP H04158442A
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- 238000000034 method Methods 0.000 claims abstract description 6
- 230000002123 temporal effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
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- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は命令デコーダに関し、特に複数の命令語長を有
するマイクロコビュータにおいて使用される命令デコー
ダに関する。
するマイクロコビュータにおいて使用される命令デコー
ダに関する。
従来の複数の命令長を持つマイクロコンピュータの命令
デコーダは、第６図のブロック図に示されるように、命
令レジスタ３１とデコーダ３４とを備えて構成されてい
る。また、第７図（ａ）および（ｂ）は、従来の１バイ
ト命令動作を示すタイミング図、第８図（ａ）および（
ｂ）は従来の２バイト命令動作を示すタイミング図、そ
して第９図（ａ）および（ｂ）は従来の３バイト命令動
作を示すタイミング図である。
デコーダは、第６図のブロック図に示されるように、命
令レジスタ３１とデコーダ３４とを備えて構成されてい
る。また、第７図（ａ）および（ｂ）は、従来の１バイ
ト命令動作を示すタイミング図、第８図（ａ）および（
ｂ）は従来の２バイト命令動作を示すタイミング図、そ
して第９図（ａ）および（ｂ）は従来の３バイト命令動
作を示すタイミング図である。
第６図の命令デコーダは、１バイト（８ビツト）単位で
命令を入力し、処理する回路である。
命令を入力し、処理する回路である。
始めに、１バイトの命令を処理する動作について説明す
る。命令入力端子から入力される８ビツトの命令Ｄｏ〜
Ｄ７は、第７図（ａ）および（ｂ）のタイミング図に示
されるように、書込み制御信号ＷＲ（以下、ＷＲ倍信号
称す。上線はロウレベル信号でアクティブであることを
示す、）がアクティブ状態で命令レジスタ３２に入力さ
れ、当該ＷＲ倍信号解除と同時に命令は保持される。こ
の保持された命令は、デコーダ３４に送られて解読され
る。解読された信号はマイクロコンピュータの各部に送
られ、制御用として用いられる。
る。命令入力端子から入力される８ビツトの命令Ｄｏ〜
Ｄ７は、第７図（ａ）および（ｂ）のタイミング図に示
されるように、書込み制御信号ＷＲ（以下、ＷＲ倍信号
称す。上線はロウレベル信号でアクティブであることを
示す、）がアクティブ状態で命令レジスタ３２に入力さ
れ、当該ＷＲ倍信号解除と同時に命令は保持される。こ
の保持された命令は、デコーダ３４に送られて解読され
る。解読された信号はマイクロコンピュータの各部に送
られ、制御用として用いられる。
次に、２バイトの命令を処理する動作について説明する
。
。
命令入力端子から入力される１バイト目の命令Ｄｏ〜Ｄ
７は、第８図（ａ）および（ｂ）のタイミング図に示さ
れるように、ＷＲ倍信号アクティブ状態で命令レジスタ
３２に入力され、ＷＲ倍信号解除と同時に命令が保持さ
れる。保持された１バイト目の命令は、デコーダ３４に
入力され解読される。
７は、第８図（ａ）および（ｂ）のタイミング図に示さ
れるように、ＷＲ倍信号アクティブ状態で命令レジスタ
３２に入力され、ＷＲ倍信号解除と同時に命令が保持さ
れる。保持された１バイト目の命令は、デコーダ３４に
入力され解読される。
解読された信号はマイクロコンピュータの各部に送られ
、１バイト目の制御用として用いられる。
、１バイト目の制御用として用いられる。
続いて、２バイト目の命令も１バイト目と同様に、ＷＲ
倍信号解除と同時に命令レジスタ３２に保持される。保
持された２バイト目の命令は、デコーダ３４に入力され
解読される。解読された命令はマイクロコンピュータの
各部に送られ、２バイト目の制御用として用いられる。
倍信号解除と同時に命令レジスタ３２に保持される。保
持された２バイト目の命令は、デコーダ３４に入力され
解読される。解読された命令はマイクロコンピュータの
各部に送られ、２バイト目の制御用として用いられる。
次に、３バイト目の命令を処理する動作について説明す
る。
る。
命令入力端子から入力される１バイト目の命令り、〜Ｄ
７は、第９図（ａ）および（ｂ）のタイミング図に示さ
れるように、ＷＲ倍信号アクティブ状態で命令レジスタ
３２に入力され、薄層信号の解除と同時に命令レジスタ
３２に保持される。保持された１バイト目の命令は、デ
コーダ３４に入力され解読される。解読された命令はマ
イクロコンピュータの各部に送られ、１バイト目の制御
用として用いられる。
７は、第９図（ａ）および（ｂ）のタイミング図に示さ
れるように、ＷＲ倍信号アクティブ状態で命令レジスタ
３２に入力され、薄層信号の解除と同時に命令レジスタ
３２に保持される。保持された１バイト目の命令は、デ
コーダ３４に入力され解読される。解読された命令はマ
イクロコンピュータの各部に送られ、１バイト目の制御
用として用いられる。
続いて、２バイト目の命令も１バイト目と同様に、Ｗ１
信号のアクティブ状態で命令レジスタ３２に入力され、
ＷＲ倍信号解除と同時に命令レジスタ３２に保持される
。保持された２バイト目の命令は、デコーダ３４に入力
され解読される。解読され２バイト目の制御用として用
いられる。
信号のアクティブ状態で命令レジスタ３２に入力され、
ＷＲ倍信号解除と同時に命令レジスタ３２に保持される
。保持された２バイト目の命令は、デコーダ３４に入力
され解読される。解読され２バイト目の制御用として用
いられる。
続いて、３バイト目の命令も１バイト目の場合および２
バイト目の場合と同様に、ＷＲ倍信号アクティブ状態で
命令レジスタ３２に入力され、贋下信号の解除と同時に
命令レジスタ３２に保持される。保持された３バイト目
の命令は、デコーダ３４に入力され解読される。解読さ
れた信号はマイクロコンピュータの各部に送られ、３バ
イト目の制御用として用いられる。
バイト目の場合と同様に、ＷＲ倍信号アクティブ状態で
命令レジスタ３２に入力され、贋下信号の解除と同時に
命令レジスタ３２に保持される。保持された３バイト目
の命令は、デコーダ３４に入力され解読される。解読さ
れた信号はマイクロコンピュータの各部に送られ、３バ
イト目の制御用として用いられる。
以上、従来例として、１バイト命令から３バイト命令の
処理について説明したが、４バイト命令以上の命令を有
するもの（ｆＮえば、ＮＥＣのμＰＤ７０００８等）も
多く用いられている。
処理について説明したが、４バイト命令以上の命令を有
するもの（ｆＮえば、ＮＥＣのμＰＤ７０００８等）も
多く用いられている。
上述した従来の命令デコーダにおいては、書込み制御信
号を命令の入力ごとに、アクティブと非アクティブの繰
返し動作を行う必要があるため、書込み制御信号を制御
する処理が複雑になるという欠点がある。
号を命令の入力ごとに、アクティブと非アクティブの繰
返し動作を行う必要があるため、書込み制御信号を制御
する処理が複雑になるという欠点がある。
本発明の命令デコーダは、入力される命令を保持するレ
ジスタと、入力される命令を解読するデコード手段から
なる、複数命令語長を処理するマイクロコンピュータの
命令デコーダにおいて、書込み制御信号の時間的長さを
計数する時間計数手段と、前記書込み制御信号に制御さ
れて、入力される命令を一時的に保持する命令記憶手段
と、前記時間計数手段における計数時間値を参照して、
前記命令記憶手段より入力される命令を解読して出力す
るデコード手段と、を備えて構成される。
ジスタと、入力される命令を解読するデコード手段から
なる、複数命令語長を処理するマイクロコンピュータの
命令デコーダにおいて、書込み制御信号の時間的長さを
計数する時間計数手段と、前記書込み制御信号に制御さ
れて、入力される命令を一時的に保持する命令記憶手段
と、前記時間計数手段における計数時間値を参照して、
前記命令記憶手段より入力される命令を解読して出力す
るデコード手段と、を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。また、
第３図（ａ）、（ｂ）および（Ｃ）、第４図（ａ）、（
ｂ）および（Ｃ）、および第５図（ａ）、（ｂ）および
（Ｃ）は、本実施例の動作を示すタイミング図である。
は、本発明の第１の実施例のブロック図である。また、
第３図（ａ）、（ｂ）および（Ｃ）、第４図（ａ）、（
ｂ）および（Ｃ）、および第５図（ａ）、（ｂ）および
（Ｃ）は、本実施例の動作を示すタイミング図である。
第１図に示されるように、本実施例は、クロック信号Ｃ
ＬＫに同期して書込み制御信号ＷＲの時間的長さを示す
シフトレジスタ１１と、入力される命令を一時保持する
命令レジスタ１２と、シフトレジスタ１１の値によって
制御されるセレクタ１３と、セレクタ１３により選択さ
れるデコーダ１４．１５および１６と、を備えて構成さ
れる。
ＬＫに同期して書込み制御信号ＷＲの時間的長さを示す
シフトレジスタ１１と、入力される命令を一時保持する
命令レジスタ１２と、シフトレジスタ１１の値によって
制御されるセレクタ１３と、セレクタ１３により選択さ
れるデコーダ１４．１５および１６と、を備えて構成さ
れる。
本実施例は、シフトレジスタ１１を用いて、セレクタ１
３を制御し、命令レジスタ１２の出力をデコーダ１４、
デコーダ１５、またはテ°コーダ１６の中の一つのデコ
ーダを選択し、切替えてデコードする実施例であり、１
バイト（８ビツト）単位で命令を処理する回路である。
３を制御し、命令レジスタ１２の出力をデコーダ１４、
デコーダ１５、またはテ°コーダ１６の中の一つのデコ
ーダを選択し、切替えてデコードする実施例であり、１
バイト（８ビツト）単位で命令を処理する回路である。
始めに、基本パルス幅のＷＲ倍信号入力された時の命令
を処理する動作について説明する。
を処理する動作について説明する。
命令端子から入力される命令り、〜Ｄ７は、第３図（ａ
）、（ｂ）および（Ｃ）に示されるように、ＷＲ倍信号
アクティブ状態において命令レジスタ１２に入力され、
Ｗπ信号の解除と同時に、当該命令は命令レジスタ１２
に保持される。入力されたＷＲ倍信号時間的長さは、シ
フトレジスタ１１において、クロック信号ＣＬＫに同期
した時間分だけ保持される。シフトレジスタ１１に保持
されたＷＲ倍信号アクティブ時間情報を基に、セレクタ
１３においては、入力命令り。〜Ｄ７を、デコーダ１４
、デコーダ１５およびデコーダ１６の中から、単位ＷＲ
信号幅に該当するデコーダとしてデコーダ１４を選択し
て、命令り。〜Ｄ７を出力する。この該当するデコーダ
１４において命令Ｄｏ〜Ｄ７は解読され、解読された命
令により、マイクロコンピュータ各部に対する制御が行
われる。
）、（ｂ）および（Ｃ）に示されるように、ＷＲ倍信号
アクティブ状態において命令レジスタ１２に入力され、
Ｗπ信号の解除と同時に、当該命令は命令レジスタ１２
に保持される。入力されたＷＲ倍信号時間的長さは、シ
フトレジスタ１１において、クロック信号ＣＬＫに同期
した時間分だけ保持される。シフトレジスタ１１に保持
されたＷＲ倍信号アクティブ時間情報を基に、セレクタ
１３においては、入力命令り。〜Ｄ７を、デコーダ１４
、デコーダ１５およびデコーダ１６の中から、単位ＷＲ
信号幅に該当するデコーダとしてデコーダ１４を選択し
て、命令り。〜Ｄ７を出力する。この該当するデコーダ
１４において命令Ｄｏ〜Ｄ７は解読され、解読された命
令により、マイクロコンピュータ各部に対する制御が行
われる。
次に、基本パルス幅の２倍の書込み制御信号ＷＲが入力
された時の命令を処理する動作について説明する。
された時の命令を処理する動作について説明する。
命令端子から入力される命令Ｄｏ〜Ｄ７は、第４図（ａ
）、（ｂ）および（ｃ）に示されるように、ＷＲ倍信号
アクティブ状態において命令レジスタ１２に入力され、
Ｗπ信号の解除と同時に、当該命令は命令レジスタ１２
に保持される。入力されたＷＲ倍信号時間的長さは、シ
フトレジスタ１１において、クロック信号ＣＬＫに同期
した時間分だけ保持される。シフトレジスタ１１に保持
されたＷＲ倍信号アクティブ時間情報を基に、セレクタ
１３においては、入力命令Ｄｏ〜Ｄ７を、デコーダ１４
、デコーダ１５およびデコーダ１６の中から、２倍のＷ
Ｒ信号幅に該当するデコーダとしてデコーダ１５を選択
して、命令り。〜Ｄ７を出力する。この該当するデコー
ダ１５において命令り。〜Ｄ７は解読され、解読された
命令により、マイクロコンピュータ各部に対する制御が
行われる。
）、（ｂ）および（ｃ）に示されるように、ＷＲ倍信号
アクティブ状態において命令レジスタ１２に入力され、
Ｗπ信号の解除と同時に、当該命令は命令レジスタ１２
に保持される。入力されたＷＲ倍信号時間的長さは、シ
フトレジスタ１１において、クロック信号ＣＬＫに同期
した時間分だけ保持される。シフトレジスタ１１に保持
されたＷＲ倍信号アクティブ時間情報を基に、セレクタ
１３においては、入力命令Ｄｏ〜Ｄ７を、デコーダ１４
、デコーダ１５およびデコーダ１６の中から、２倍のＷ
Ｒ信号幅に該当するデコーダとしてデコーダ１５を選択
して、命令り。〜Ｄ７を出力する。この該当するデコー
ダ１５において命令り。〜Ｄ７は解読され、解読された
命令により、マイクロコンピュータ各部に対する制御が
行われる。
次に、基本パルス幅の３倍の書込み制御信号Ｗπが入力
された時の命令を処理する動作について説明する。
された時の命令を処理する動作について説明する。
命令入力端子から入力された命令り。〜Ｄ７は第５図（
ａ）、（ｂ）および（Ｃ）に示されるように、ＷＲ倍信
号アクティブ状態において命令レジスタ１２に入力され
、Ｗπ信号の解除と同時に命令は命令レジスタ１２に保
持される。入力されたＷＲ倍信号時間的長さは、シフト
レジスタ１１において、クロック信号ＣＬに同期した時
間分だけ保持される。
ａ）、（ｂ）および（Ｃ）に示されるように、ＷＲ倍信
号アクティブ状態において命令レジスタ１２に入力され
、Ｗπ信号の解除と同時に命令は命令レジスタ１２に保
持される。入力されたＷＲ倍信号時間的長さは、シフト
レジスタ１１において、クロック信号ＣＬに同期した時
間分だけ保持される。
シフトレジスタ１１に保持されたＷＲ倍信号アクティブ
時間情報を基に、セレクタ１３においては、入力命令り
、〜Ｄ７を、デコーダ１４、デコーダ１５お−よびデコ
ーダ１６の中から、３倍のＷＲ信号幅に該当するデコー
ダとしてデコーダ１６を選択して、命令り。〜Ｄフを出
力する。この該当するデコーダ１６において命令り。〜
Ｄ７は解読され、解読された命令により、マイクロコン
ピュータ各部に対する制御が行われる。
時間情報を基に、セレクタ１３においては、入力命令り
、〜Ｄ７を、デコーダ１４、デコーダ１５お−よびデコ
ーダ１６の中から、３倍のＷＲ信号幅に該当するデコー
ダとしてデコーダ１６を選択して、命令り。〜Ｄフを出
力する。この該当するデコーダ１６において命令り。〜
Ｄ７は解読され、解読された命令により、マイクロコン
ピュータ各部に対する制御が行われる。
次に、本発明の第２の実施例について説明する。第２図
は、本発明の第２の実施例のブロック図であり、また、
第３図（ａ）、（ｂ）および（Ｃ）、第４図（ａ）、（
ｂ）および（ｃ）、および第５図（ａ）、（ｂ）および
（Ｃ）は、第１の実施例の場合と同様に、本実施例の動
作を示すタイミング図である。
は、本発明の第２の実施例のブロック図であり、また、
第３図（ａ）、（ｂ）および（Ｃ）、第４図（ａ）、（
ｂ）および（ｃ）、および第５図（ａ）、（ｂ）および
（Ｃ）は、第１の実施例の場合と同様に、本実施例の動
作を示すタイミング図である。
第２図に示されるように、本実施例は、クロック信号Ｃ
Ｌにに同期して書込み制御信号ＷＲの時間的長さを示す
シフトレジスタ２１と、入力される命令を一時保持する
命令レジスタ２２と、シフトレジスタ２１の値と入力さ
れる命令とを、同時に解読することのできるデコーダ２
４と、を備えて構成される。
Ｌにに同期して書込み制御信号ＷＲの時間的長さを示す
シフトレジスタ２１と、入力される命令を一時保持する
命令レジスタ２２と、シフトレジスタ２１の値と入力さ
れる命令とを、同時に解読することのできるデコーダ２
４と、を備えて構成される。
本実施例は、シフトレジスタ２１の値と入力される命令
とを同時に解読することにより、第１の実施例における
セレクタ１３を省略して構成される実施例であり、命令
デコーダは、１バイト（８ビツト）単位で命令が処理さ
れる。
とを同時に解読することにより、第１の実施例における
セレクタ１３を省略して構成される実施例であり、命令
デコーダは、１バイト（８ビツト）単位で命令が処理さ
れる。
命令端子から入力される命令り、〜Ｄ７は、第３図（ａ
）、（ｂ）および（ｃ）に示されるように、それぞれの
時間幅に対応するＷＲ低信号アクティブ状態において命
令レジスタ２２に入力され、ＷＲ低信号解除と同時に、
命令は命令レジスタ２２に保持される。入力された「信
号の時間的長さは、シフトレジスタ２１において、クロ
ック信号ＣＬＫに同期した時間分だけ保持される。シフ
トレジスタ２１に保持されたＷＲ低信号アクティブ時間
情報とともに、命令端子から入力される命令り。〜Ｄ７
は、デコーダ２４において解読され、解読された命令に
より、マイクロコンピュータ各部の制御が行われる６ なお、上記の第１および第２の実施例の説明においては
、単位幅から３倍幅の書込み信号の命令の処理について
の説明を行ったが、本発明が、４倍幅以上の書込み信号
の命令の処理においても有効に適用されることは云うま
でもない。
）、（ｂ）および（ｃ）に示されるように、それぞれの
時間幅に対応するＷＲ低信号アクティブ状態において命
令レジスタ２２に入力され、ＷＲ低信号解除と同時に、
命令は命令レジスタ２２に保持される。入力された「信
号の時間的長さは、シフトレジスタ２１において、クロ
ック信号ＣＬＫに同期した時間分だけ保持される。シフ
トレジスタ２１に保持されたＷＲ低信号アクティブ時間
情報とともに、命令端子から入力される命令り。〜Ｄ７
は、デコーダ２４において解読され、解読された命令に
より、マイクロコンピュータ各部の制御が行われる６ なお、上記の第１および第２の実施例の説明においては
、単位幅から３倍幅の書込み信号の命令の処理について
の説明を行ったが、本発明が、４倍幅以上の書込み信号
の命令の処理においても有効に適用されることは云うま
でもない。
以上、詳細に説明したように、本発明は、書込み制御信
号の長さに応じて命令の解読方法を変えることにより、
少ない命令コードにより、多くの命令コードを割り当て
ることが可能になるという効果があり、更に、書込み時
における複雑な制御を不要にすることができるという効
果がある。
号の長さに応じて命令の解読方法を変えることにより、
少ない命令コードにより、多くの命令コードを割り当て
ることが可能になるという効果があり、更に、書込み時
における複雑な制御を不要にすることができるという効
果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図、第３図（ａ）。 （ｂ）および（Ｃ）、第４図（ａ）、（ｂ）および（Ｃ
）、および第５図（ａ）、（ｂ）および（Ｃ）は、前記
実施例の命令動作を示すタイミング図、第６図は従来例
のブロック図、第７図（ａ）および（ｂ）、第８図（ａ
）および（ｂ）、第９図（ａ）および（ｂ）は７前記従
来例の命令動作を示すタイミング図である。 図において、１１．２１・・・・・・シフトレジスタ、
１２゜２２、３２・・−・・・命令レジスタ、１３・・
・・・−セレクタ、１４゜１５、３６．２４．３４・・
・・・・デコーダ。
２の実施例のブロック図、第３図（ａ）。 （ｂ）および（Ｃ）、第４図（ａ）、（ｂ）および（Ｃ
）、および第５図（ａ）、（ｂ）および（Ｃ）は、前記
実施例の命令動作を示すタイミング図、第６図は従来例
のブロック図、第７図（ａ）および（ｂ）、第８図（ａ
）および（ｂ）、第９図（ａ）および（ｂ）は７前記従
来例の命令動作を示すタイミング図である。 図において、１１．２１・・・・・・シフトレジスタ、
１２゜２２、３２・・−・・・命令レジスタ、１３・・
・・・−セレクタ、１４゜１５、３６．２４．３４・・
・・・・デコーダ。
Claims (1)
- 【特許請求の範囲】 入力される命令を保持するレジスタと、入力される命令
を解読するデコード手段からなる、複数命令語長を処理
するマイクロコンピュータの命令デコーダにおいて、 書込み制御信号の時間的長さを計数する時間計数手段と
、 前記書込み制御信号に制御されて、入力される命令を一
時的に保持する命令記憶手段と、 前記時間計数手段における計数時間値を参照して、前記
命令記憶手段より入力される命令を解読して出力するデ
コード手段と、 を備えることを特徴とする命令デコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284858A JPH04158442A (ja) | 1990-10-23 | 1990-10-23 | 命令デコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284858A JPH04158442A (ja) | 1990-10-23 | 1990-10-23 | 命令デコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158442A true JPH04158442A (ja) | 1992-06-01 |
Family
ID=17683941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284858A Pending JPH04158442A (ja) | 1990-10-23 | 1990-10-23 | 命令デコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158442A (ja) |
-
1990
- 1990-10-23 JP JP2284858A patent/JPH04158442A/ja active Pending
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