JPH02210685A - Ｄｒａｍコントローラ - Google Patents
ＤｒａｍコントローラInfo
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- JPH02210685A JPH02210685A JP1032263A JP3226389A JPH02210685A JP H02210685 A JPH02210685 A JP H02210685A JP 1032263 A JP1032263 A JP 1032263A JP 3226389 A JP3226389 A JP 3226389A JP H02210685 A JPH02210685 A JP H02210685A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- dram
- circuit
- output
- control signal
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＤＲＡＭコントローラの改良に関する。
〔従来の技術］
一般にマイクロプロセッサを使用してＤＲＡＭを制御す
る場合、例えば第４図に示すようにマイクロプロセッサ
１によって２５６ＫＸ４のＤＲＡＭ２に対してリードモ
ディファイライトサイクルを行なう場合ＤＲＡＭコント
ローラ３を使用して行われるようになっている。
る場合、例えば第４図に示すようにマイクロプロセッサ
１によって２５６ＫＸ４のＤＲＡＭ２に対してリードモ
ディファイライトサイクルを行なう場合ＤＲＡＭコント
ローラ３を使用して行われるようになっている。
そして従来のＤＲＡＭコントローラは第５図に示すよう
に、モディファイ回路４、リフレッシュ−タイム・ジェ
ネレータ５、アービタ６、リフレッシュ・カウンタ７、
マルチプレクサ８及びタイミングジェネレータ９からな
る回路構成で、第６図に示す各信号やデータのタイミン
グでリードモディファイライトサイクルを実行している
。
に、モディファイ回路４、リフレッシュ−タイム・ジェ
ネレータ５、アービタ６、リフレッシュ・カウンタ７、
マルチプレクサ８及びタイミングジェネレータ９からな
る回路構成で、第６図に示す各信号やデータのタイミン
グでリードモディファイライトサイクルを実行している
。
このサイクルはマイクロプロセッサ１の１サイクル（４
クロック分）をオーバしてしまうため第６図に■で示す
ようにマイクロプロセッサ１に１ウエイトをかけて５ク
ロック分として処理している。
クロック分）をオーバしてしまうため第６図に■で示す
ようにマイクロプロセッサ１に１ウエイトをかけて５ク
ロック分として処理している。
［発明が解決しようとするｆｌｍｌ
しかしこのようにリードモディファイライトサイクルに
常に１ウエイトをかけて処理するものではマイクロプロ
セッサ１を高速化してもＤＲＡＭに対するアクセスに時
間がかかりシステム全体としては高速化できない問題が
あった。
常に１ウエイトをかけて処理するものではマイクロプロ
セッサ１を高速化してもＤＲＡＭに対するアクセスに時
間がかかりシステム全体としては高速化できない問題が
あった。
そこで本発明は、リードモディファイライトサイクルの
高速化を図ることができ、従ってマイクロプロセッサに
よるＤＲＡＭのアクセス時間の短縮化を図ることが可能
なりＲＡＭコントローラを提供しようとするものである
。
高速化を図ることができ、従ってマイクロプロセッサに
よるＤＲＡＭのアクセス時間の短縮化を図ることが可能
なりＲＡＭコントローラを提供しようとするものである
。
［課題を解決するための手段］
本発明は、ＤＲＡＭアドレスを適切なタイミングで出力
するアドレス出力制御回路と、ＤＲＡＭへのライトデー
タを適切なタイミングで出力するデータ出力制御回路と
、ＤＲＡＭへのアクセスがマイクロプロセッサの１サイ
クル以上の時間を要するアクセスモードにおいてのみＤ
ＲＡＭ制御信号を適切なタイミングで出力する複数のサ
イクルブロックを有するウェイトコントロールサイクル
回路と、このウェイトコントロールサイクル回路からの
ＤＲＡＭ制御信号を選択し出力する信号出力制御回路を
設けたものである。
するアドレス出力制御回路と、ＤＲＡＭへのライトデー
タを適切なタイミングで出力するデータ出力制御回路と
、ＤＲＡＭへのアクセスがマイクロプロセッサの１サイ
クル以上の時間を要するアクセスモードにおいてのみＤ
ＲＡＭ制御信号を適切なタイミングで出力する複数のサ
イクルブロックを有するウェイトコントロールサイクル
回路と、このウェイトコントロールサイクル回路からの
ＤＲＡＭ制御信号を選択し出力する信号出力制御回路を
設けたものである。
［作 用］
このような構成の本発明においては、アドレス出力制御
回路からはＤＲＡＭに対してＤＲＡＭアドレスを適切な
タイミングで出力する。またデータ出力制御回路からは
ＤＲＡＭに対してライトデータを適切なタイミングで出
力する。そしてＤＲＡＭへのアクセスがマイクロプロセ
ッサの１サイクル以上の時間を要するときにはウェイト
コントロールサイクル回路が動作し、各サイクルブロッ
クからＤＲＡＭ制御信号がそれぞれ適切なタイミングで
出力される。従ってマイクロプロセッサに対して１サイ
クル毎に１ウエイトをかける必要はない。
回路からはＤＲＡＭに対してＤＲＡＭアドレスを適切な
タイミングで出力する。またデータ出力制御回路からは
ＤＲＡＭに対してライトデータを適切なタイミングで出
力する。そしてＤＲＡＭへのアクセスがマイクロプロセ
ッサの１サイクル以上の時間を要するときにはウェイト
コントロールサイクル回路が動作し、各サイクルブロッ
クからＤＲＡＭ制御信号がそれぞれ適切なタイミングで
出力される。従ってマイクロプロセッサに対して１サイ
クル毎に１ウエイトをかける必要はない。
このウェイトコントロールサイクル回路からのＤＲＡＭ
制御信号は信号出力制御回路を介してＤＲＡＭに選択的
に出力されることになる。
制御信号は信号出力制御回路を介してＤＲＡＭに選択的
に出力されることになる。
［実施例］
以下、本発明の一実施例を図面を参照して説明する。
第１図において１１はアドレス出力制御回路で、マイク
ロプロセッサ（図示せず）からのＣＰＵアドレスをＤＲ
ＡＭアドレスに変換して適切なタイミングでＤＲＡＭ
（図示せず）に出力するようにしている。１２はラッチ
回路で、ＤＲＡＭからのＤＲＡＭリードデータをラッチ
するようにしている。１３はモディファイ回路で、前記
ラッチ回路１２でラッチされたリードデータを修正する
ようにしている。１４はデータ出力制御回路で、マイク
ロプロセッサからのＣＰＵライトデータをＤＲＡＭライ
トデータに変換して適切なタイミングでＤＲＡＭに出力
するようにしている。
ロプロセッサ（図示せず）からのＣＰＵアドレスをＤＲ
ＡＭアドレスに変換して適切なタイミングでＤＲＡＭ
（図示せず）に出力するようにしている。１２はラッチ
回路で、ＤＲＡＭからのＤＲＡＭリードデータをラッチ
するようにしている。１３はモディファイ回路で、前記
ラッチ回路１２でラッチされたリードデータを修正する
ようにしている。１４はデータ出力制御回路で、マイク
ロプロセッサからのＣＰＵライトデータをＤＲＡＭライ
トデータに変換して適切なタイミングでＤＲＡＭに出力
するようにしている。
１５はマイクロプロセッサの１サイクル以上の処理時間
を要するアクセスモードにおいてＤＲＡＭ制御信号を出
力するウェイトコントロールサイクル回路で、この回路
１５はそれぞれ異なるタイミングでＤＲＡＭ制御信号（
ＯＥＯ。
を要するアクセスモードにおいてＤＲＡＭ制御信号を出
力するウェイトコントロールサイクル回路で、この回路
１５はそれぞれ異なるタイミングでＤＲＡＭ制御信号（
ＯＥＯ。
ＷＨＯ，データＴＲＩ、ＲＡＳＯ，ＣＡＳＯ。
Ｒ５ＩＣ８Ｏ）を出力するサイクル（１）ブロック１６
、サイクル（２）ブロック１７、サイクル（３）ブロッ
ク１８及びこの各ブロック１６〜１８を制御するサイク
ルコンデジョン回路１９によって構成されている。
、サイクル（２）ブロック１７、サイクル（３）ブロッ
ク１８及びこの各ブロック１６〜１８を制御するサイク
ルコンデジョン回路１９によって構成されている。
２０はマイクロプロセッサの１サイクル以内の処理時間
を要するアクセスモードにおいてＤＲＡＭ制御信号を出
力するノーウェイトサイクル回路で、この回路２０はそ
れぞれＤＲＡＭ制御信号（ＯＥＯ，ＷＨＯ，データＴＲ
Ｉ、ＲＡＳＯ。
を要するアクセスモードにおいてＤＲＡＭ制御信号を出
力するノーウェイトサイクル回路で、この回路２０はそ
れぞれＤＲＡＭ制御信号（ＯＥＯ，ＷＨＯ，データＴＲ
Ｉ、ＲＡＳＯ。
ＣＡＳＯ，Ｒ５ＩＣ８Ｏ）を出力するサイクル（４）ブ
ロック２１、サイクル（５）ブロック２２、サイクル（
６）ブロック２３、サイクル（７）ブロック２４によっ
て構成されている。
ロック２１、サイクル（５）ブロック２２、サイクル（
６）ブロック２３、サイクル（７）ブロック２４によっ
て構成されている。
２５は信号出力制御回路で、この回路２５は前記各サイ
クルブロック１６〜１８．２１〜２４からのＤＲＡＭ＃
Ｊａｌ信号を選択してＤＲＡＭへ出力するようにしてい
る。
クルブロック１６〜１８．２１〜２４からのＤＲＡＭ＃
Ｊａｌ信号を選択してＤＲＡＭへ出力するようにしてい
る。
第２図は第１図のＤＲＡＭコントローラを使用してＤＲ
ＡＭのアクセスの一種であるリードモディファイライト
サイクルを連続して２回行なった場合のタイミングチャ
ートを示すもので、以下このタイミングチャートに基い
て説明する。なお、連続２回というのはマイクロプロセ
ッサによる通常のメモリライトサイクルである。
ＡＭのアクセスの一種であるリードモディファイライト
サイクルを連続して２回行なった場合のタイミングチャ
ートを示すもので、以下このタイミングチャートに基い
て説明する。なお、連続２回というのはマイクロプロセ
ッサによる通常のメモリライトサイクルである。
先ず１回目のリードモディファイライトにおいてはサイ
クルコンデジョン回路１９からサイクル（１）ブロック
１６に入力されるフラッグ１信号Ｆ１がイネーブルにな
っており、サイクル（１）ブロック１６からＤＲＡＭ制
御信号が出力される。このＤＲＡＭ制御信号はマイクロ
プロセッサの１サイクル（第２図の■）をオーバしてデ
ィセーブル（第２図の■）する。
クルコンデジョン回路１９からサイクル（１）ブロック
１６に入力されるフラッグ１信号Ｆ１がイネーブルにな
っており、サイクル（１）ブロック１６からＤＲＡＭ制
御信号が出力される。このＤＲＡＭ制御信号はマイクロ
プロセッサの１サイクル（第２図の■）をオーバしてデ
ィセーブル（第２図の■）する。
続く２回目のリードモディファイライトにおいてはサイ
クルコンデジョン回路１９からサイクル（２）ブロック
１７に入力されるフラッグ２信号Ｆ２がイネーブルにな
り、サイクル（２）ブロック１７からＤＲＡＭ制御信号
が出力される。このときのＤＲＡＭ制御信号の出力タイ
ミング（第２図の■）は１回目のＤＲＡＭ制御信号の出
力タイミング（第２図の■）に比べて遅れたタイミング
となる。
クルコンデジョン回路１９からサイクル（２）ブロック
１７に入力されるフラッグ２信号Ｆ２がイネーブルにな
り、サイクル（２）ブロック１７からＤＲＡＭ制御信号
が出力される。このときのＤＲＡＭ制御信号の出力タイ
ミング（第２図の■）は１回目のＤＲＡＭ制御信号の出
力タイミング（第２図の■）に比べて遅れたタイミング
となる。
そしてこのＤＲＡＭ制御信号はマイクロプロセッサの２
サイクル目（第２図の■）に対してさらに遊れたタイミ
ングでディセーブル（第２図の■）する。
サイクル目（第２図の■）に対してさらに遊れたタイミ
ングでディセーブル（第２図の■）する。
しかしこのようにマイクロプロセッサの２サイクル終了
時、すなわちＣＰＵクロックの８番目に対してリードモ
ディファイライトサイクルがＣＰＵクロックの１〜２個
分遅れて終了しても次に実行されるリフレッシュサイク
ル（第２図の■）は充分に満足される。
時、すなわちＣＰＵクロックの８番目に対してリードモ
ディファイライトサイクルがＣＰＵクロックの１〜２個
分遅れて終了しても次に実行されるリフレッシュサイク
ル（第２図の■）は充分に満足される。
そして３回目のリードモディファイライトにおいては再
びサイクルコンデジョン回路１９からサイクル（２）ブ
ロック１６に入力されるフラッグ１信号Ｆ１がイネーブ
ルになり、サイクル（１）ブロック１６からは１回目の
ＤＲＡＭ制御信号の出力タイミング（第２図の■）と同
じタイミングでＤＲＡＭ制御信号が出力される（第２図
の■）ことになる。
びサイクルコンデジョン回路１９からサイクル（２）ブ
ロック１６に入力されるフラッグ１信号Ｆ１がイネーブ
ルになり、サイクル（１）ブロック１６からは１回目の
ＤＲＡＭ制御信号の出力タイミング（第２図の■）と同
じタイミングでＤＲＡＭ制御信号が出力される（第２図
の■）ことになる。
以後このような制御が繰返されることによってマイクロ
プロセッサに対してウェイトをかけずにアクセスが可能
となる。
プロセッサに対してウェイトをかけずにアクセスが可能
となる。
なお、マイクロプロセッサの１サイクル以内の処理時間
のアクセスモードについてはノーウェイトサイクル回路
２０からのＤＲＡＭ制御信号によってアクセス処理を行
なえばよい。
のアクセスモードについてはノーウェイトサイクル回路
２０からのＤＲＡＭ制御信号によってアクセス処理を行
なえばよい。
また第３図は第１図のＤＲＡＭコントローラを使用して
リードモディファイライトサイクルを連続して５回行な
った場合のタイミングチャートを示すもので、以下この
タイミングチャートに基いて説明する。
リードモディファイライトサイクルを連続して５回行な
った場合のタイミングチャートを示すもので、以下この
タイミングチャートに基いて説明する。
１サイクル目（第３図の■）及び２サイクル目（第３図
の■）までの動作は前述した連続２回のときと同様であ
る。
の■）までの動作は前述した連続２回のときと同様であ
る。
３サイクル目（第３図の■）はサイクルコンデジョン回
路１９からサイクル（３）ブロック１８に入力されるフ
ラッグ３信号Ｆ３がイネーブルになり、サイクル（３）
ブロック１８からＤＲＡＭ制御信号が出力される。この
ＤＲＡＭ制御信号は２サイクル目に出力されたタイミン
グよりもさらに遅れたタイミング（第３図の■）で出力
される。
路１９からサイクル（３）ブロック１８に入力されるフ
ラッグ３信号Ｆ３がイネーブルになり、サイクル（３）
ブロック１８からＤＲＡＭ制御信号が出力される。この
ＤＲＡＭ制御信号は２サイクル目に出力されたタイミン
グよりもさらに遅れたタイミング（第３図の■）で出力
される。
これに対して１サイクル目及び２サイクル目のときと同
様にウェイト無しで制御信号をディセーブルすると次に
リフレッシュサイクルが行われた場合ＤＲＡＭで規定さ
れているリフレッシュ時間を満足できないという問題が
発生する。
様にウェイト無しで制御信号をディセーブルすると次に
リフレッシュサイクルが行われた場合ＤＲＡＭで規定さ
れているリフレッシュ時間を満足できないという問題が
発生する。
そこで３サイクル目においてはマイクロプロセッサに対
して１ウエイトをかける。これにより３サイクル目のＤ
ＲＡＭ制御信号は第３図の■で示すタイミングでディセ
ーブルされることになる。
して１ウエイトをかける。これにより３サイクル目のＤ
ＲＡＭ制御信号は第３図の■で示すタイミングでディセ
ーブルされることになる。
そしてこの時点で終了すれば次にリフレッシュサイクル
があっても正常に行われることになる。またこの後に４
サイクル目のリードモディファイサイクルが連続して行
われても第３図の■で示す２サイクル目のときと同様に
サイクルコンデシジン回路１９によってフラッグ２信号
Ｆ２がイネーブルとなってサイクル（２）ブロック１７
からＤＲＡＭ制御信号が出力される。
があっても正常に行われることになる。またこの後に４
サイクル目のリードモディファイサイクルが連続して行
われても第３図の■で示す２サイクル目のときと同様に
サイクルコンデシジン回路１９によってフラッグ２信号
Ｆ２がイネーブルとなってサイクル（２）ブロック１７
からＤＲＡＭ制御信号が出力される。
このようにリードモディファイライトサイクルが５回連
続しても、１回目はノーウェイトでサイクル（１）ブロ
ック１６がＤＲＡＭ制御信号を適切なタイミングで出力
し、２回目はノーウェイトでサイクル（２）ブロック１
７がＤＲＡＭ制御信号を適切なタイミングで出力し、３
回目は１−ウェイトでサイクル（３）ブロック１８がＤ
ＲＡＭ制御信号を適切なタイミングで出力し、４回目は
ノーウェイトでサイクル（２）ブロック１７がＤＲＡＭ
制御信号を適切なタイミングで出力し、さらに５回目は
１−ウェイトでサイクル（３）ブロック１８がＤＲＡＭ
制御信号を適切なタイミングで出力し、この動作が以後
繰返されてＤＲＡＭのアクセス処理が行われることにな
る。
続しても、１回目はノーウェイトでサイクル（１）ブロ
ック１６がＤＲＡＭ制御信号を適切なタイミングで出力
し、２回目はノーウェイトでサイクル（２）ブロック１
７がＤＲＡＭ制御信号を適切なタイミングで出力し、３
回目は１−ウェイトでサイクル（３）ブロック１８がＤ
ＲＡＭ制御信号を適切なタイミングで出力し、４回目は
ノーウェイトでサイクル（２）ブロック１７がＤＲＡＭ
制御信号を適切なタイミングで出力し、さらに５回目は
１−ウェイトでサイクル（３）ブロック１８がＤＲＡＭ
制御信号を適切なタイミングで出力し、この動作が以後
繰返されてＤＲＡＭのアクセス処理が行われることにな
る。
以上のようにリードモディファイライトサイクルを２回
連続して行なう場合にはマイクロプロセッサに対するウ
ェイトは全く不要となり、また５回連続する場合でも３
回目と５回目のみに１ウエイトをかければよく、リード
モディファイライトサイクルの高速化を図ることができ
、従ってマイクロプロセッサによるＤＲＡＭのアクセス
処理時間の短縮化を図ることができる。
連続して行なう場合にはマイクロプロセッサに対するウ
ェイトは全く不要となり、また５回連続する場合でも３
回目と５回目のみに１ウエイトをかければよく、リード
モディファイライトサイクルの高速化を図ることができ
、従ってマイクロプロセッサによるＤＲＡＭのアクセス
処理時間の短縮化を図ることができる。
［発明の効果］
以上詳述したように本発明によれば、リードモディファ
イライトサイクルの高速化を図ることができ、従ってマ
イクロプロセッサによるＤＲＡＭのアクセス時間の短縮
化を図ることが可能なりＲＡＭコントローラを提供でき
るものである。
イライトサイクルの高速化を図ることができ、従ってマ
イクロプロセッサによるＤＲＡＭのアクセス時間の短縮
化を図ることが可能なりＲＡＭコントローラを提供でき
るものである。
第１図乃至第３図は本発明の実施例を示すもので、第１
図はＤＲＡＭコントローラのブロック図、第２図はリー
ドモディファイライトサイクルを連続２回行なったとき
のデータ及び信号のタイミングを示すタイミングチャー
ト、第３図はリードモディファイライトサイクルを連続
５回行なったときのデータ及び信号のタイミングを示す
タイミングチャート、第４図はマイクロプロセッサによ
る一般的なりＲＡＭ＄１１御システムを示すブロック図
、第５図及び第６図は従来例を示すもので、第５図はＤ
ＲＡＭコントローラのブロック図、第６図はリードモデ
ィファイライトサイクルを行なったときのデータ及び信
号のタイミングを示すタイミングチャートである。 ３・・・ＤＲＡＭコントローラ、ｌｌ・・・アドレス出
力制御回路、１４・・・データ出力制御回路、１５・・
・ウェイトコントロールサイクル回路、１６〜１８・・
・サイクルブロック、２５・・・信号出力制御回路。 出願人代理人 弁理士 鈴江武彦 第５図
図はＤＲＡＭコントローラのブロック図、第２図はリー
ドモディファイライトサイクルを連続２回行なったとき
のデータ及び信号のタイミングを示すタイミングチャー
ト、第３図はリードモディファイライトサイクルを連続
５回行なったときのデータ及び信号のタイミングを示す
タイミングチャート、第４図はマイクロプロセッサによ
る一般的なりＲＡＭ＄１１御システムを示すブロック図
、第５図及び第６図は従来例を示すもので、第５図はＤ
ＲＡＭコントローラのブロック図、第６図はリードモデ
ィファイライトサイクルを行なったときのデータ及び信
号のタイミングを示すタイミングチャートである。 ３・・・ＤＲＡＭコントローラ、ｌｌ・・・アドレス出
力制御回路、１４・・・データ出力制御回路、１５・・
・ウェイトコントロールサイクル回路、１６〜１８・・
・サイクルブロック、２５・・・信号出力制御回路。 出願人代理人 弁理士 鈴江武彦 第５図
Claims (1)
- ＤＲＡＭアドレスを適切なタイミングで出力するアドレ
ス出力制御回路と、ＤＲＡＭへのライトデータを適切な
タイミングで出力するデータ出力制御回路と、ＤＲＡＭ
へのアクセスがマイクロプロセッサの１サイクル以上の
時間を要するアクセスモードにおいてのみＤＲＡＭ制御
信号を適切なタイミングで出力する複数のサイクルブロ
ックを有するウェイトコントロールサイクル回路と、こ
のウェイトコントロールサイクル回路からのＤＲＡＭ制
御信号を選択し出力する信号出力制御回路を設けたこと
を特徴とするＤＲＡＭコントローラ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032263A JPH02210685A (ja) | 1989-02-10 | 1989-02-10 | Ｄｒａｍコントローラ |
| AU49207/90A AU604617B2 (en) | 1989-02-10 | 1990-02-07 | Dram controller |
| DE69023253T DE69023253T2 (de) | 1989-02-10 | 1990-02-08 | Steuergerät für DRAM. |
| EP90102518A EP0383195B1 (en) | 1989-02-10 | 1990-02-08 | DRAM controller |
| KR1019900001610A KR920005283B1 (ko) | 1989-02-10 | 1990-02-09 | Dram콘트롤러 |
| US07/660,225 US5153856A (en) | 1989-02-10 | 1991-02-21 | DRAM controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032263A JPH02210685A (ja) | 1989-02-10 | 1989-02-10 | Ｄｒａｍコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210685A true JPH02210685A (ja) | 1990-08-22 |
Family
ID=12354127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032263A Pending JPH02210685A (ja) | 1989-02-10 | 1989-02-10 | Ｄｒａｍコントローラ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5153856A (ja) |
| EP (1) | EP0383195B1 (ja) |
| JP (1) | JPH02210685A (ja) |
| KR (1) | KR920005283B1 (ja) |
| AU (1) | AU604617B2 (ja) |
| DE (1) | DE69023253T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015503160A (ja) * | 2011-11-30 | 2015-01-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 物理的な行に共に記憶されたタグ及びデータを有するｄｒａｍキャッシュ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| JP3225531B2 (ja) * | 1990-05-15 | 2001-11-05 | セイコーエプソン株式会社 | メモリカード |
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| EP0383195A3 (en) | 1992-03-04 |
| US5153856A (en) | 1992-10-06 |
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