JPH04158528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04158528A JPH04158528A JP28405690A JP28405690A JPH04158528A JP H04158528 A JPH04158528 A JP H04158528A JP 28405690 A JP28405690 A JP 28405690A JP 28405690 A JP28405690 A JP 28405690A JP H04158528 A JPH04158528 A JP H04158528A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置、中でもＭＯＳ型トランジスタの製
造方法に関する。
造方法に関する。
［従来の技術］
半導体装置の微細化、高集積化にともないＭＯＳ型トラ
ンジスタも微細化されてきている。しかし、素子寸法を
微細化する事によりホットキャリアによる特性劣化とい
う問題が生じてきている。
ンジスタも微細化されてきている。しかし、素子寸法を
微細化する事によりホットキャリアによる特性劣化とい
う問題が生じてきている。
この問題を解決するためＬＤＤ（Ｌｉｇｈｉｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）という構造が提案されてい
るが、このＬＤＤをさらに改良した構造が提案されてい
る。（Ｒ，ＩＺＡＷＡ、Ｔ、ＫＬＩＲＥ、Ｅ、ＴＡＫＥ
ＤＡ、”ＴＨＥ ＩＭＰＡＣＴ ＯＦ ＧＡＴＥ
−ＤＲＡＩＮ ０ＶＥＲＬＡＰＰＥＤ ＬＤＤ （
ＧＯＬＤ） ＦＯＲＤＥＥＰ ＳＵＢＭＩＣＲＯＮ
ＶＬＳＩ” Ｓ”、ＩＥＤＭ Ｔｅｃｈ、Ｄｉ
ｇ、ｐｐ３８−ｐｐ４１１９８７、）この文献による製
造方法を第２図を用いて説明する。第２図において２０
１はＰ型半導体基板、２０２はゲート酸化膜、２０３は
多結晶シリコン膜、２０６はシリコン酸化膜、２０７は
不純物濃度の薄いｎ型不純物層、２０８は酸化膜による
サイドウオール、２０９は不純物濃度の濃いｎ型不純物
層、２１０はシリコン酸化膜である。
ｄｏｐｅｄ ｄｒａｉｎ）という構造が提案されてい
るが、このＬＤＤをさらに改良した構造が提案されてい
る。（Ｒ，ＩＺＡＷＡ、Ｔ、ＫＬＩＲＥ、Ｅ、ＴＡＫＥ
ＤＡ、”ＴＨＥ ＩＭＰＡＣＴ ＯＦ ＧＡＴＥ
−ＤＲＡＩＮ ０ＶＥＲＬＡＰＰＥＤ ＬＤＤ （
ＧＯＬＤ） ＦＯＲＤＥＥＰ ＳＵＢＭＩＣＲＯＮ
ＶＬＳＩ” Ｓ”、ＩＥＤＭ Ｔｅｃｈ、Ｄｉ
ｇ、ｐｐ３８−ｐｐ４１１９８７、）この文献による製
造方法を第２図を用いて説明する。第２図において２０
１はＰ型半導体基板、２０２はゲート酸化膜、２０３は
多結晶シリコン膜、２０６はシリコン酸化膜、２０７は
不純物濃度の薄いｎ型不純物層、２０８は酸化膜による
サイドウオール、２０９は不純物濃度の濃いｎ型不純物
層、２１０はシリコン酸化膜である。
まずｐ型半導体基板２０１を熱酸化する事でゲート酸化
膜２０２を形成する。次にＣＶ Ｄ ｉｌにより多結晶
シリコン膜２０３を薄く形成した後、空気中に放置して
５−１０Ａの自然酸化膜２０４を形成する。続いてＣＶ
Ｄ法により多結晶シリコン膜２０５、シリコン酸化１１
Ｊｊ２０６を順次形成する。次に第２図（ａ）のように
シリコン酸化膜２０６の不要部分を写真蝕刻法により除
去する６次に第２図（ｂ）のように酸化Ｉｔ！ ２０６
をマスクにドライエツチングを行う事によって、多結晶
シリコンｌ１ｌｉ２０５の不要部分を除去する０次にシ
リコン酸化膜２０６及び多結晶シリコン膜２０５をマス
クにｎ型不純物であるリンをイオン注入する事によりｎ
型不純物層２０７を形成する。次にＣＶＤ法によりシリ
コン酸化膜２０８を形成後ドライエツチングを行う事に
より第２図（Ｃ）のようにシリコン酸化膜によるサイド
ウオール絶縁膜２０８を形成する。次に第２図（ｄ）の
ようにウェット雰囲気中で８００°Ｃの酸化を行う事に
よりシリコン酸化膜２１０を形成する。次にゲート電極
２０３．２０５、シリコン酸化膜２０６、サイドウオー
ル絶縁膜２０８をマスクにｎ型不純物であるヒ素をイオ
ン注入する事によりｎ型不純物層２０９を形成する。
膜２０２を形成する。次にＣＶ Ｄ ｉｌにより多結晶
シリコン膜２０３を薄く形成した後、空気中に放置して
５−１０Ａの自然酸化膜２０４を形成する。続いてＣＶ
Ｄ法により多結晶シリコン膜２０５、シリコン酸化１１
Ｊｊ２０６を順次形成する。次に第２図（ａ）のように
シリコン酸化膜２０６の不要部分を写真蝕刻法により除
去する６次に第２図（ｂ）のように酸化Ｉｔ！ ２０６
をマスクにドライエツチングを行う事によって、多結晶
シリコンｌ１ｌｉ２０５の不要部分を除去する０次にシ
リコン酸化膜２０６及び多結晶シリコン膜２０５をマス
クにｎ型不純物であるリンをイオン注入する事によりｎ
型不純物層２０７を形成する。次にＣＶＤ法によりシリ
コン酸化膜２０８を形成後ドライエツチングを行う事に
より第２図（Ｃ）のようにシリコン酸化膜によるサイド
ウオール絶縁膜２０８を形成する。次に第２図（ｄ）の
ようにウェット雰囲気中で８００°Ｃの酸化を行う事に
よりシリコン酸化膜２１０を形成する。次にゲート電極
２０３．２０５、シリコン酸化膜２０６、サイドウオー
ル絶縁膜２０８をマスクにｎ型不純物であるヒ素をイオ
ン注入する事によりｎ型不純物層２０９を形成する。
［発明が解決しようとする課Ｂ］
しかし、前述の従来技術では酸化膜２１０の横方向の長
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは多結晶シリコン膜２０３の膜厚
と、ウェット雰囲気中の酸化条件により決定されるので
寸法制御が難しく。
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは多結晶シリコン膜２０３の膜厚
と、ウェット雰囲気中の酸化条件により決定されるので
寸法制御が難しく。
特にＭＯＳ型トランジスタのゲート長がサブミクロン領
域まで微細化されていると、酸化ｌＩ！２１０の横方向
の長さの寸法ばらつきによりトランジスタ特性が大きく
変化してしまうどう課題を有する。
域まで微細化されていると、酸化ｌＩ！２１０の横方向
の長さの寸法ばらつきによりトランジスタ特性が大きく
変化してしまうどう課題を有する。
さらに前述の従来技術ではＣＶＤ法でシリコン酸化膜２
０８を形成する際、ゲート電極２０３゜２０５上の酸化
膜２０６がオーバルハングになっているため、第３図の
ように、この部分の酸化膜のつきまわりが悪くなり空洞
３１１ができてしまう。その結果ＭＯＳ型トランジスタ
の耐湿性が悪くなるという課題を有する。
０８を形成する際、ゲート電極２０３゜２０５上の酸化
膜２０６がオーバルハングになっているため、第３図の
ように、この部分の酸化膜のつきまわりが悪くなり空洞
３１１ができてしまう。その結果ＭＯＳ型トランジスタ
の耐湿性が悪くなるという課題を有する。
さらに前述の従来技術では、ＭＯＳ型トランジスタを形
成するとチャンネル上の合計の膜厚はゲート酸化膜２０
２と、多結晶シリコン膜２０３と、自然酸化膜２０４と
、多結晶シリコン膜２０５と、シリコン酸化膜２０６と
の合計の膜厚になるので段差がおおきくなってしまう。
成するとチャンネル上の合計の膜厚はゲート酸化膜２０
２と、多結晶シリコン膜２０３と、自然酸化膜２０４と
、多結晶シリコン膜２０５と、シリコン酸化膜２０６と
の合計の膜厚になるので段差がおおきくなってしまう。
その結果ゲート電極上にさらに配線層を形成して、その
配線層がゲート電極を横切ると前記段差のため前記ゲー
ト電極上の配線層に断線が生じたり、前記ゲート電極上
の配線層を形成するときにエツチング残りによる配線シ
ョートが生じたりする。
配線層がゲート電極を横切ると前記段差のため前記ゲー
ト電極上の配線層に断線が生じたり、前記ゲート電極上
の配線層を形成するときにエツチング残りによる配線シ
ョートが生じたりする。
そこで、本発明は、このような課題を解決するもので、
その目的とするところはトランジスタの特性のばらつき
の少ない、しかも耐湿性の良い、ゲート電極上の配線層
に断線、ショートのない半導体装置を提供するところに
ある。
その目的とするところはトランジスタの特性のばらつき
の少ない、しかも耐湿性の良い、ゲート電極上の配線層
に断線、ショートのない半導体装置を提供するところに
ある。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、第１導電型の半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に高融点金属膜を形成する工程と、前記高融点金
属膜上に多結晶シリコン膜を形成する工程と、フォトリ
ソグラフィにより前記多結晶シリコン膜の不要部分を除
去する工程と、熱アニールを加える工程と、選択的に前
記高融点金属膜を除去する工程からなることを特徴とす
る。
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に高融点金属膜を形成する工程と、前記高融点金
属膜上に多結晶シリコン膜を形成する工程と、フォトリ
ソグラフィにより前記多結晶シリコン膜の不要部分を除
去する工程と、熱アニールを加える工程と、選択的に前
記高融点金属膜を除去する工程からなることを特徴とす
る。
［実 施 例］
本発明の実施例を第１図を用いて説明する。まず、第１
図（ａ）のように第１導電型半導体基板、ここではＰ型
シリコン基板１０１を酸素雰囲気中で１０００°Ｃの酸
化を行ない２００人のゲート酸化膜１０２を形成し、続
いてスパッタ法により高融点金属、ここではチタン膜１
０３を６００人形成し、次にＣＶＤ法により多結晶シリ
コン膜を３０００人形成する１次に、フォトリソグラフ
ィにより多結晶シリコン膜上にゲート電極のパターンを
形成した後、リアクティブイオンエツチングを行ない第
１図（ｂ）のように前記多結晶シリコン膜によるゲート
電極１０４を形成する。
図（ａ）のように第１導電型半導体基板、ここではＰ型
シリコン基板１０１を酸素雰囲気中で１０００°Ｃの酸
化を行ない２００人のゲート酸化膜１０２を形成し、続
いてスパッタ法により高融点金属、ここではチタン膜１
０３を６００人形成し、次にＣＶＤ法により多結晶シリ
コン膜を３０００人形成する１次に、フォトリソグラフ
ィにより多結晶シリコン膜上にゲート電極のパターンを
形成した後、リアクティブイオンエツチングを行ない第
１図（ｂ）のように前記多結晶シリコン膜によるゲート
電極１０４を形成する。
次に、ＲＴ Ａ （Ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎ
ｎｅａｌｌｎｇ ）により７５０℃３０秒のアニールを
行なうと、第１図（Ｃ）のように前記多結晶シリコン膜
によるゲート電極下およびゲート電極エツジから片側約
０１５μｍの範囲のチタンがシリサイド化して、チタン
シリサイド（ＴｉＳｉ２）１０５になる１次にアンモニ
ア、過酸化水素、水を混合比ｌ・１：５で混合した液で
２０分間エツチングを行なうと、第１図（ｄ）のように
、シリサイド化しなかったチタン１０３のみ選択的にエ
ツチングされ、シリサイド化したチタンシリサイド１０
５が残る６次に、第１図（ｅ）のように、リンを加速電
圧６０ＫｅＶ 〜１５０ＫｅＶ、ドーズ量１ｘ１０ ”
ｃｍ−２〜Ｉ Ｘ Ｉ Ｏ１４ｃｍ−”でイオン注入し
てｎ−層１０６を形成する０次にＣＶＤ法によりシリコ
ン酸化膜を４０００人形成後、リアクティブイオンエツ
チングを行ない第１図（ｆ）のようにサイドウオール１
０７を形成する。次に第１図（ｇ）のようにヒ素を加速
電圧５０ＫｅＶ、ドーズ量６ Ｘ １０１５ｃｍ−”で
イオン注入した後９５０’Ｃ３０分のアニールを行ない
、多結晶シリコンによるゲート電極１０４に不純物を注
入すると同時にｎ゛層１０８を形成する。
ｎｅａｌｌｎｇ ）により７５０℃３０秒のアニールを
行なうと、第１図（Ｃ）のように前記多結晶シリコン膜
によるゲート電極下およびゲート電極エツジから片側約
０１５μｍの範囲のチタンがシリサイド化して、チタン
シリサイド（ＴｉＳｉ２）１０５になる１次にアンモニ
ア、過酸化水素、水を混合比ｌ・１：５で混合した液で
２０分間エツチングを行なうと、第１図（ｄ）のように
、シリサイド化しなかったチタン１０３のみ選択的にエ
ツチングされ、シリサイド化したチタンシリサイド１０
５が残る６次に、第１図（ｅ）のように、リンを加速電
圧６０ＫｅＶ 〜１５０ＫｅＶ、ドーズ量１ｘ１０ ”
ｃｍ−２〜Ｉ Ｘ Ｉ Ｏ１４ｃｍ−”でイオン注入し
てｎ−層１０６を形成する０次にＣＶＤ法によりシリコ
ン酸化膜を４０００人形成後、リアクティブイオンエツ
チングを行ない第１図（ｆ）のようにサイドウオール１
０７を形成する。次に第１図（ｇ）のようにヒ素を加速
電圧５０ＫｅＶ、ドーズ量６ Ｘ １０１５ｃｍ−”で
イオン注入した後９５０’Ｃ３０分のアニールを行ない
、多結晶シリコンによるゲート電極１０４に不純物を注
入すると同時にｎ゛層１０８を形成する。
以上のような工程により形成されたＭＯＳ型トランジス
タでは、ｎ−層１０６上にチタンシリサイド膜１０５に
よるゲート電極がオーバーラツプしているのでゲートに
電圧を加えると、その電界によりｎ−層１０６の見かけ
上の抵抗が下がり、またｎ−層内の横方向電界が緩和さ
れる。その結果トランジスタのドレン電流が増加し、ホ
ットキャリアによる特性劣化が避けられる。
タでは、ｎ−層１０６上にチタンシリサイド膜１０５に
よるゲート電極がオーバーラツプしているのでゲートに
電圧を加えると、その電界によりｎ−層１０６の見かけ
上の抵抗が下がり、またｎ−層内の横方向電界が緩和さ
れる。その結果トランジスタのドレン電流が増加し、ホ
ットキャリアによる特性劣化が避けられる。
また、ｎ−層１０６上のゲート電極のオーバーラツプし
た長さによりＭＯＳ型トランジスタの特性が大きく変化
するが、この幅はＰ Ｔ Ａ （Ｒａｐｉｄｔｈｅｒｍ
ａｌ ａｎｎｅａｌｉｎｇ ）の温度により容易に、し
かも精度よく制御できる。従ってＭＯＳ型トランジスタ
の特性のばらつきが少なくなる。
た長さによりＭＯＳ型トランジスタの特性が大きく変化
するが、この幅はＰ Ｔ Ａ （Ｒａｐｉｄｔｈｅｒｍ
ａｌ ａｎｎｅａｌｉｎｇ ）の温度により容易に、し
かも精度よく制御できる。従ってＭＯＳ型トランジスタ
の特性のばらつきが少なくなる。
また、本実施例ではオーバーハングになるところかない
ため空洞ができずトランジスタの耐湿性が悪くなること
はない。
ため空洞ができずトランジスタの耐湿性が悪くなること
はない。
さらに１本実施例ではチャンネル上の合計の膜厚は、ゲ
ート酸化１１ｉ１０２とチタンシリサイド膜１０３と多
結晶シリコン膜１０４の合計の膜厚となるため、ゲート
電極上にさらに配線層を形成した場合、その配線層がゲ
ート電極を横切っても、段差が小さいため前記ゲート電
極上の配線層を形成するときにエツチング残りによる配
線ショートが生じることはない。
ート酸化１１ｉ１０２とチタンシリサイド膜１０３と多
結晶シリコン膜１０４の合計の膜厚となるため、ゲート
電極上にさらに配線層を形成した場合、その配線層がゲ
ート電極を横切っても、段差が小さいため前記ゲート電
極上の配線層を形成するときにエツチング残りによる配
線ショートが生じることはない。
本実施例ではｎ−層のｎ型不純物としてリンを使用した
が、ヒ素、アンチモンを使用してもよいしリンとヒ素の
ようにこれらの不純物を組み合わせて導入してもよい、
また、ｎ゛層のｎ型不純物としてヒ素を使用したが、リ
ン、アンチモンを使用してもよいしリンとヒ素のように
これらの不純物を組み合わせて使用してもよい。
が、ヒ素、アンチモンを使用してもよいしリンとヒ素の
ようにこれらの不純物を組み合わせて導入してもよい、
また、ｎ゛層のｎ型不純物としてヒ素を使用したが、リ
ン、アンチモンを使用してもよいしリンとヒ素のように
これらの不純物を組み合わせて使用してもよい。
本実施例ではｎチャンネルＭＯＳ型トランジスタについ
て述べたが、ＰチャンネルＭＯＳ型トランジスタに応用
しても同様な効果があることは言うまでもない。 ・ ［発明の効果］ 本発明によれば、ＭＯＳ型トランジスタのドレイン電流
が増加し、しかもホットキャリアによる特性の劣化が避
けられる。従って高速でかつ高信頼性のＭＯＳ型トラン
ジスタを提供できる。
て述べたが、ＰチャンネルＭＯＳ型トランジスタに応用
しても同様な効果があることは言うまでもない。 ・ ［発明の効果］ 本発明によれば、ＭＯＳ型トランジスタのドレイン電流
が増加し、しかもホットキャリアによる特性の劣化が避
けられる。従って高速でかつ高信頼性のＭＯＳ型トラン
ジスタを提供できる。
また、本発明によればＭＯＳ型トランジスタの特性を左
右するｎ−層とゲート電極のオーバーラツプの長さを精
度よく、ばらつきを少なく加工できるので、ＭＯＳ型ト
ランジスタのドレイン電流、コンダクタンスのばらつき
を小さくできる。
右するｎ−層とゲート電極のオーバーラツプの長さを精
度よく、ばらつきを少なく加工できるので、ＭＯＳ型ト
ランジスタのドレイン電流、コンダクタンスのばらつき
を小さくできる。
また、本発明によればゲート電極上の配線層の断線、シ
ョートが少なくなる。
ョートが少なくなる。
以上のことから本発明による半導体装置の製造方法によ
れば、高速、高品質、高信頼性、高歩留まりの半導体装
置を提供できる。
れば、高速、高品質、高信頼性、高歩留まりの半導体装
置を提供できる。
第１図（ａ）〜（ｇ）は本実施例による工程順断面図、
第２図（ａ）〜（ｄ）は従来例による工程順断面図、第
３図は従来例による断面図である。 １０１．２０１・・・シリコン基板 １０２．２０２・・・ゲート酸化膜 １０３・ ・・・・・高融点金属膜 １０４．２０３．２０５ ・・・ ・・・多結晶シリコン膜 １０５・・・・・・・高融点金属シリサイド膜１０６．
２０７ ・・ｎ−層 １０７．２０８・・ ・サイドウオール絶縁月莫１０８
．２０９・・−ｎ”層 ３１１・・・・・・・空洞 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）違 ｌ■
（α） 算ｔｒｈｃｂ） ＪＥ ／ ／：Ｊ （ｃｌ） 葎／ （ｊり （ｅ） 覚／ ／２） （−Ｆ） 鷲 １図 ｒす〕 ｊｌ、２（至）（ｂ） １２の（り 誌２１り（す
第２図（ａ）〜（ｄ）は従来例による工程順断面図、第
３図は従来例による断面図である。 １０１．２０１・・・シリコン基板 １０２．２０２・・・ゲート酸化膜 １０３・ ・・・・・高融点金属膜 １０４．２０３．２０５ ・・・ ・・・多結晶シリコン膜 １０５・・・・・・・高融点金属シリサイド膜１０６．
２０７ ・・ｎ−層 １０７．２０８・・ ・サイドウオール絶縁月莫１０８
．２０９・・−ｎ”層 ３１１・・・・・・・空洞 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）違 ｌ■
（α） 算ｔｒｈｃｂ） ＪＥ ／ ／：Ｊ （ｃｌ） 葎／ （ｊり （ｅ） 覚／ ／２） （−Ｆ） 鷲 １図 ｒす〕 ｊｌ、２（至）（ｂ） １２の（り 誌２１り（す
Claims (1)
- 第１導電型の半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に高融点金属膜を形成する工
程と、前記高融点金属膜上に多結晶シリコン膜を形成す
る工程と、フォトリソグラフィにより前記多結晶シリコ
ン膜の不要部分を除去する工程と、熱アニールを加える
工程と、選択的に前記高融点金属膜を除去する工程から
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28405690A JPH04158528A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28405690A JPH04158528A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158528A true JPH04158528A (ja) | 1992-06-01 |
Family
ID=17673720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28405690A Pending JPH04158528A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953615A (en) * | 1999-01-27 | 1999-09-14 | Advance Micro Devices | Pre-amorphization process for source/drain junction |
-
1990
- 1990-10-22 JP JP28405690A patent/JPH04158528A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953615A (en) * | 1999-01-27 | 1999-09-14 | Advance Micro Devices | Pre-amorphization process for source/drain junction |
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