JPH02155239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02155239A JPH02155239A JP30912588A JP30912588A JPH02155239A JP H02155239 A JPH02155239 A JP H02155239A JP 30912588 A JP30912588 A JP 30912588A JP 30912588 A JP30912588 A JP 30912588A JP H02155239 A JPH02155239 A JP H02155239A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置のＭＯＳ型トランジスタの製造方法
に関する。
に関する。
半導体装置の微細化、高集積化にともないＭＯＳ型トラ
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。
この問題を解決するためＬＤＤ （Ｌｉｇｈｔ １ｙＤ
ｏｐｅｄ Ｄｒａｉｎ）という構造が提案されている
が、このＬＤＤをさらに改良した構造が次の文献に掲載
されている。（Ｒ，ＩＺＡＷＡ。
ｏｐｅｄ Ｄｒａｉｎ）という構造が提案されている
が、このＬＤＤをさらに改良した構造が次の文献に掲載
されている。（Ｒ，ＩＺＡＷＡ。
Ｔ、ＫＵＲＥＳＥ、ＴＡＫＥＤＡ、’ＴＨＥ ＩＭＰ
ＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ ０ＶＥＲ
ＬＡＰＰＥＤ ＬＤＤ （ＧＯＬＤ） ＦＯＲＤＥ
ＥＰ ＳＵＢＭＩＣＲＯＮ ＶＬＳＩ’Ｓ″、ＩＥ
ＤＭ Ｔｅｃｈ、Ｄｉｇ、ｐｐ３８〜ｐｐ４１ １９
８７、）この文献による製造方法を第３図を用いて説明
する。第３図において３０１はｐ型半導体基板、３０２
はゲート酸化膜、３０３は多結晶シリコン膜、３０４は
自然酸化膜、３０５は多結晶シリコン膜、３０６は酸化
膜、３０７は不純物濃度の薄いｎ型不純物層、３０８は
酸化膜によるサイドウオール、３０９は不純物濃度の濃
いｎ型不純物層、３１０は酸化膜である。
ＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ ０ＶＥＲ
ＬＡＰＰＥＤ ＬＤＤ （ＧＯＬＤ） ＦＯＲＤＥ
ＥＰ ＳＵＢＭＩＣＲＯＮ ＶＬＳＩ’Ｓ″、ＩＥ
ＤＭ Ｔｅｃｈ、Ｄｉｇ、ｐｐ３８〜ｐｐ４１ １９
８７、）この文献による製造方法を第３図を用いて説明
する。第３図において３０１はｐ型半導体基板、３０２
はゲート酸化膜、３０３は多結晶シリコン膜、３０４は
自然酸化膜、３０５は多結晶シリコン膜、３０６は酸化
膜、３０７は不純物濃度の薄いｎ型不純物層、３０８は
酸化膜によるサイドウオール、３０９は不純物濃度の濃
いｎ型不純物層、３１０は酸化膜である。
まずｐ型半導体基板３０１を熱酸化することでゲート酸
化膜３０２を形成する。次に多結晶シリコン膜３０３を
薄く形成した後、空気中に放置して５〜１０人の自然酸
化膜３０４を形成する。続いて多結晶シリコン膜３０５
、ＣＶＤ法による酸化膜３０６を順次形成する。次に第
３図（ａ）のように酸化膜３０６の不要部分を写真蝕刻
法により除去する。次に第３図（ｂ）のように酸化膜３
０６をマスクにドライエツチングを行なうことにより多
結晶シリコン膜３０５の不要部分を除去する。
化膜３０２を形成する。次に多結晶シリコン膜３０３を
薄く形成した後、空気中に放置して５〜１０人の自然酸
化膜３０４を形成する。続いて多結晶シリコン膜３０５
、ＣＶＤ法による酸化膜３０６を順次形成する。次に第
３図（ａ）のように酸化膜３０６の不要部分を写真蝕刻
法により除去する。次に第３図（ｂ）のように酸化膜３
０６をマスクにドライエツチングを行なうことにより多
結晶シリコン膜３０５の不要部分を除去する。
次に酸化膜３０６および多結晶シリコン膜３０５をマス
クにｎ型不純物であるリンをイオン注入することにより
ｎ型不純物層３０７を形成する。次にＣＶＤ法により酸
化膜３０８を形成後ドライエツチングを行なうことによ
り第３図（Ｃ）のように酸化膜によるサイドウオール３
０８を形成する。
クにｎ型不純物であるリンをイオン注入することにより
ｎ型不純物層３０７を形成する。次にＣＶＤ法により酸
化膜３０８を形成後ドライエツチングを行なうことによ
り第３図（Ｃ）のように酸化膜によるサイドウオール３
０８を形成する。
次に第３図（ｄ）のようにウェット雰囲気中で８００℃
の酸化を行なうことにより酸化膜３１０を形成する。次
にゲート電極３０３．３０５、酸化膜３０６、サイドウ
オール３０８をマスクにｎ型不純物であるヒ素をイオン
注入することによりｎ型不純物層３０９を形成する。
の酸化を行なうことにより酸化膜３１０を形成する。次
にゲート電極３０３．３０５、酸化膜３０６、サイドウ
オール３０８をマスクにｎ型不純物であるヒ素をイオン
注入することによりｎ型不純物層３０９を形成する。
しかし、前述の従来技術では酸化膜３１０の横方向の長
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは、多結晶シリコン膜３０３の膜
厚と、ウェット雰囲気中の酸化条件により決定されるの
で寸法制御がむずかしく、特にＭＯＳ型トランジスタの
ゲート長がサブミクロン領域まで微細化されていると、
酸化膜３１０の横方向の長さの寸法バラツキによりトラ
ンジスタ特性が大きく変化してしまうという課題を有す
る。さらに前述の従来技術ではＣＶＤ法で酸化［３０８
を形成する際、ゲート電極３０３．３０５上の酸化膜３
０６がオーバーハングになっているため、第４図のよう
に、この部分の酸化膜のつきまわりが悪くなり空／Ｆｉ
１４１１ができてしまう。その結果トランジスタの耐湿
性が悪くなるという課題を有する。
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは、多結晶シリコン膜３０３の膜
厚と、ウェット雰囲気中の酸化条件により決定されるの
で寸法制御がむずかしく、特にＭＯＳ型トランジスタの
ゲート長がサブミクロン領域まで微細化されていると、
酸化膜３１０の横方向の長さの寸法バラツキによりトラ
ンジスタ特性が大きく変化してしまうという課題を有す
る。さらに前述の従来技術ではＣＶＤ法で酸化［３０８
を形成する際、ゲート電極３０３．３０５上の酸化膜３
０６がオーバーハングになっているため、第４図のよう
に、この部分の酸化膜のつきまわりが悪くなり空／Ｆｉ
１４１１ができてしまう。その結果トランジスタの耐湿
性が悪くなるという課題を有する。
さらに前述の従来技術では、トランジスタを形成すると
ゲート上の膜厚はゲート酸化膜３０２と、多結晶シリコ
ン膜３０３と、自然酸化膜３０４と、多結晶シリコン膜
３０５と、酸化膜３０６の合計の膜厚となるためゲート
電極上にさらに配線層を形成する場合、その配線層がゲ
ート電極を横切ると、段差が大きくなり、前記ゲート電
極上の配線層に断線が生じたり、前記ゲート電極上の配
線層を形成するときにエツチング残りによる配線ショー
トが生じたりする。
ゲート上の膜厚はゲート酸化膜３０２と、多結晶シリコ
ン膜３０３と、自然酸化膜３０４と、多結晶シリコン膜
３０５と、酸化膜３０６の合計の膜厚となるためゲート
電極上にさらに配線層を形成する場合、その配線層がゲ
ート電極を横切ると、段差が大きくなり、前記ゲート電
極上の配線層に断線が生じたり、前記ゲート電極上の配
線層を形成するときにエツチング残りによる配線ショー
トが生じたりする。
そこで本発明はこのような課題を解決するもので、その
目的とするところはトランジスタのゲート長のばらつき
による特性のばらつきの少ない、しかも耐湿性のよい、
ゲート電極上の配線層に断線、ショートのない半導体装
置を搗供するところにある。
目的とするところはトランジスタのゲート長のばらつき
による特性のばらつきの少ない、しかも耐湿性のよい、
ゲート電極上の配線層に断線、ショートのない半導体装
置を搗供するところにある。
（１）本発明の半導体装置の製造方法は、第１導電型の
半導体基板に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の導電膜によりＭＯ８型トランジスタ
のゲート電極を形成する工程と、前記ゲート電極をマス
クとして前記半導体基板に前記半導体基板と反対導電型
の不純物を導入する工程と、前記半導体基板および前記
ゲート電極に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜上に第２の導電膜を形成した後、異方性イオン
エツチングを行うことにより前記ゲート電極に第２の導
電膜によるサイドウオールを形成する工程と、前記半導
体基板上および前記ゲート電極上の前記第２の絶縁膜を
エツチングする工程と、前記半導体基板、および前記ゲ
ート電極、および前記サイドウオールに第３の導電膜を
形成する工程と、熱酸化により前記第３の導電膜の一部
を酸化する工程からなることを特徴とする。
半導体基板に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の導電膜によりＭＯ８型トランジスタ
のゲート電極を形成する工程と、前記ゲート電極をマス
クとして前記半導体基板に前記半導体基板と反対導電型
の不純物を導入する工程と、前記半導体基板および前記
ゲート電極に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜上に第２の導電膜を形成した後、異方性イオン
エツチングを行うことにより前記ゲート電極に第２の導
電膜によるサイドウオールを形成する工程と、前記半導
体基板上および前記ゲート電極上の前記第２の絶縁膜を
エツチングする工程と、前記半導体基板、および前記ゲ
ート電極、および前記サイドウオールに第３の導電膜を
形成する工程と、熱酸化により前記第３の導電膜の一部
を酸化する工程からなることを特徴とする。
（２）本発明の半導体装置の製造方法は、第１導電型の
半導体基板に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の導電膜によりＭＯ８型トランジスタ
のゲート電極を形成する工程と、前記半導体基板および
前記ゲート電極に第２の絶縁膜を形成する工程と、前記
ゲート電極をマスクとして前記半導体基板に前記半導体
基板と反対導電型の不純物を導入する工程と、前記第２
の絶縁膜上に第２の導電膜を形成した後、異方性イオン
エツチングを行うことにより前記ゲート電極に第２の導
電膜によるサイドウオールを形成する工程と、前記半導
体基板上および前記ゲート電極上の前記第２の絶縁膜を
エツチングする工程と、前記半導体基板および前記ゲー
ト電極および前記サイドウオールに第３の導電膜を形成
する工程と、熱酸化により前記第３の導電膜の一部を酸
化する工程からなることを特徴とする。
半導体基板に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の導電膜によりＭＯ８型トランジスタ
のゲート電極を形成する工程と、前記半導体基板および
前記ゲート電極に第２の絶縁膜を形成する工程と、前記
ゲート電極をマスクとして前記半導体基板に前記半導体
基板と反対導電型の不純物を導入する工程と、前記第２
の絶縁膜上に第２の導電膜を形成した後、異方性イオン
エツチングを行うことにより前記ゲート電極に第２の導
電膜によるサイドウオールを形成する工程と、前記半導
体基板上および前記ゲート電極上の前記第２の絶縁膜を
エツチングする工程と、前記半導体基板および前記ゲー
ト電極および前記サイドウオールに第３の導電膜を形成
する工程と、熱酸化により前記第３の導電膜の一部を酸
化する工程からなることを特徴とする。
本発明の実施例を第１の実施例として第１図を用いて詳
しく説明する。まず、第１図（ａ）のように第１導電型
半導体基板、ここではボロンを拡散したｐ型シリコン基
板１０１を酸化性雰囲気中で１０００℃の酸化を行ない
１５０人のゲート酸化膜１０２を形成し、続いてＣＶＤ
法により多結晶シリコン膜を２５００人〜８０００人形
成し、写真蝕刻法により前記多結晶シリコン膜の不要部
分を除去してゲート電極１０３を形成する。次に第１図
（ｂ）のようにゲート電極１０３をマスクにｎ型不純物
ここではリンをＩ×１０１２〜１×１０１１０ｌ４’の
ドーズ量で、４０ＫｅＶ〜１５０ＫｅＶの加速電圧でイ
オン注入することにより低濃度ｎ型不純物領域１０４を
形成する。次に第１図（Ｃ）のようにＣＶＤ法によりシ
リコン酸化膜１０５を１５０Ａ形成する。次に第１図（
ｄ）のようにＣＶＤ法により多結晶シリコン膜を３００
０人〜８０００人形成後、異方性イオンエツチングを行
ない、多結晶シリコン膜によるサイドウオール１０６を
形成する。次に第１図（ｅ）のように異方性イオンエツ
チングを行ない、ゲート電極上の酸化膜と、シリコン基
板上の酸化膜と、ゲート電極とサイドウオール間の酸化
膜の一部を除去する。次に第１図（ｆ）のようにＣＶＤ
法により多結晶シリコン膜を３００Ａ形成すると、ゲー
ト電極とサイドウオール間の酸化膜の溝が多結晶シリコ
ン１０７により埋まった構造になる。次に第１図（ｇ）
のように、Ｗｅｔ雰囲気中で８５０℃の酸化を行ない多
結晶シリコン１０７の一部をシリコン酸化膜１０８にす
る。次に第１図（ｈ）のようにゲート電極１０３および
サイドウオール１０６をマスクにｎ型不純物ここではヒ
素を１×１０１５〜１×１０１６ｃｍ−２のドーズｍで
、６０ＫｅＶ〜１８０ＫｅＶの加速電圧でイオン注入す
ることにより高濃度ｎ型不純物層１０９を形成する。
しく説明する。まず、第１図（ａ）のように第１導電型
半導体基板、ここではボロンを拡散したｐ型シリコン基
板１０１を酸化性雰囲気中で１０００℃の酸化を行ない
１５０人のゲート酸化膜１０２を形成し、続いてＣＶＤ
法により多結晶シリコン膜を２５００人〜８０００人形
成し、写真蝕刻法により前記多結晶シリコン膜の不要部
分を除去してゲート電極１０３を形成する。次に第１図
（ｂ）のようにゲート電極１０３をマスクにｎ型不純物
ここではリンをＩ×１０１２〜１×１０１１０ｌ４’の
ドーズ量で、４０ＫｅＶ〜１５０ＫｅＶの加速電圧でイ
オン注入することにより低濃度ｎ型不純物領域１０４を
形成する。次に第１図（Ｃ）のようにＣＶＤ法によりシ
リコン酸化膜１０５を１５０Ａ形成する。次に第１図（
ｄ）のようにＣＶＤ法により多結晶シリコン膜を３００
０人〜８０００人形成後、異方性イオンエツチングを行
ない、多結晶シリコン膜によるサイドウオール１０６を
形成する。次に第１図（ｅ）のように異方性イオンエツ
チングを行ない、ゲート電極上の酸化膜と、シリコン基
板上の酸化膜と、ゲート電極とサイドウオール間の酸化
膜の一部を除去する。次に第１図（ｆ）のようにＣＶＤ
法により多結晶シリコン膜を３００Ａ形成すると、ゲー
ト電極とサイドウオール間の酸化膜の溝が多結晶シリコ
ン１０７により埋まった構造になる。次に第１図（ｇ）
のように、Ｗｅｔ雰囲気中で８５０℃の酸化を行ない多
結晶シリコン１０７の一部をシリコン酸化膜１０８にす
る。次に第１図（ｈ）のようにゲート電極１０３および
サイドウオール１０６をマスクにｎ型不純物ここではヒ
素を１×１０１５〜１×１０１６ｃｍ−２のドーズｍで
、６０ＫｅＶ〜１８０ＫｅＶの加速電圧でイオン注入す
ることにより高濃度ｎ型不純物層１０９を形成する。
第１の実施例以外でも次のような実施例によれば同様の
効果のある半導体装置を形成できる。これを第２の実施
例として第２図を用いて説明する。
効果のある半導体装置を形成できる。これを第２の実施
例として第２図を用いて説明する。
まず、第２図（ａ）のようにゲート電極を形成するまで
は第１の実施例と同様に形成する。次に第２図（ｂ）の
ようにＣＶＤ法によりシリコン酸化膜２０５を１−５０
人形成する。次に第２図（ｃ）のようにゲート電極１０
３をマスクにｎ型不純物ここではリンを１×１０１２〜
１×１０！４ｃｍ−２のドーズ量で、４０ＫｅＶ〜１５
０ＫｅＶの加速電圧でイオン注入することにより低濃度
ｎ型不純物領域２０４を形成する。次の工程以降第２図
（ｄ）〜第２図（ｈ）までは、第１の実施例と同様に形
成する。
は第１の実施例と同様に形成する。次に第２図（ｂ）の
ようにＣＶＤ法によりシリコン酸化膜２０５を１−５０
人形成する。次に第２図（ｃ）のようにゲート電極１０
３をマスクにｎ型不純物ここではリンを１×１０１２〜
１×１０！４ｃｍ−２のドーズ量で、４０ＫｅＶ〜１５
０ＫｅＶの加速電圧でイオン注入することにより低濃度
ｎ型不純物領域２０４を形成する。次の工程以降第２図
（ｄ）〜第２図（ｈ）までは、第１の実施例と同様に形
成する。
以上のような工程により形成されたＭＯＳ型トランジス
タでは、低濃度ｎ型不純物層１０４上のサイドウオール
１０６がゲート電極１０３と接続されているため、ゲー
トに電圧を加えるとサイドウオール１０６にも電圧が加
わり、その電界により低濃度ｎ型不純物層１０４の抵抗
が下がり、低濃度ｎ型不純物層１０４内の横方向電界が
緩和される。その結果トランジスタのドレイン電流が増
加し、ホットキャリアによるコンダクタンスの劣化が避
けられる。
タでは、低濃度ｎ型不純物層１０４上のサイドウオール
１０６がゲート電極１０３と接続されているため、ゲー
トに電圧を加えるとサイドウオール１０６にも電圧が加
わり、その電界により低濃度ｎ型不純物層１０４の抵抗
が下がり、低濃度ｎ型不純物層１０４内の横方向電界が
緩和される。その結果トランジスタのドレイン電流が増
加し、ホットキャリアによるコンダクタンスの劣化が避
けられる。
また、本実施例によれば低濃度ｎ型不純物層１０４上の
サイドウオール１０６の幅によりＭＯＳ型トランジスタ
の特性が大きく変化するが、この幅はゲート電極１０３
の膜厚およびサイドウオール１０６を形成する際の多結
晶シリコン膜の膜厚を変えることにより容易に、しかも
精度よく制御できる。たとえばゲート電極１０３の膜厚
を４０００人、サイドウオール１０６を形成する際の多
結晶シリコン膜の膜厚を５０００人としてサイドウオー
ル１０６を形成すると、その幅は約０，２５μｍとなる
。またサイドウオール１０６のウェハ内ウェハ間ばらつ
きも±０．０３μｍ以内におさまり、精度よく、ばらつ
きも少なく制御できる。
サイドウオール１０６の幅によりＭＯＳ型トランジスタ
の特性が大きく変化するが、この幅はゲート電極１０３
の膜厚およびサイドウオール１０６を形成する際の多結
晶シリコン膜の膜厚を変えることにより容易に、しかも
精度よく制御できる。たとえばゲート電極１０３の膜厚
を４０００人、サイドウオール１０６を形成する際の多
結晶シリコン膜の膜厚を５０００人としてサイドウオー
ル１０６を形成すると、その幅は約０，２５μｍとなる
。またサイドウオール１０６のウェハ内ウェハ間ばらつ
きも±０．０３μｍ以内におさまり、精度よく、ばらつ
きも少なく制御できる。
また、本実施例ではオーバーハングになるところがない
ため空洞ができずトランジスタの耐湿性が悪くなること
はない。
ため空洞ができずトランジスタの耐湿性が悪くなること
はない。
また、本実施例ではゲート上の膜厚は、ゲート酸化膜１
０２と、ゲート電極１０３と、酸化膜１０８の合計の膜
厚となるため、ゲート電極上にさらに配線層を形成した
場合その配線層がゲート電極を横切っても、段差が小さ
いため前記ゲート電極上の配線層に断線が生じたり、前
記ゲート電極上の配線層を形成するときにエツチング残
りによる配線ショートが生じることはない。
０２と、ゲート電極１０３と、酸化膜１０８の合計の膜
厚となるため、ゲート電極上にさらに配線層を形成した
場合その配線層がゲート電極を横切っても、段差が小さ
いため前記ゲート電極上の配線層に断線が生じたり、前
記ゲート電極上の配線層を形成するときにエツチング残
りによる配線ショートが生じることはない。
本実施例ではゲート電極は多結晶シリコンで形成したが
、多結晶シリコンとチタン、タングステン、モリブデン
などの高融点金属からなるポリサイドで形成してもよい
し、高融点金属シリサイドで形成してもよい。
、多結晶シリコンとチタン、タングステン、モリブデン
などの高融点金属からなるポリサイドで形成してもよい
し、高融点金属シリサイドで形成してもよい。
また本実施例では低濃度ｎ型不純物層のｎ型不純物とし
てリンを使用したが、ヒ素、アンチモンを使用してもよ
いし、リンとヒ素のようにこれらの不純物を組み合わせ
て導入してもよい。また本実施例では高濃度ｎ型不純物
層のｎ型不純物としてヒ素を使用したが、リン、アンチ
モンを使用してもよいし、リンとヒ素のようにこれらの
不純物を組み合わせて導入してもよい。さらに本実施例
ではｐ型半導体基板の不純物としてボロンを使用したが
、ガリウム、アルミニウム、インジウムを使用してもよ
い。
てリンを使用したが、ヒ素、アンチモンを使用してもよ
いし、リンとヒ素のようにこれらの不純物を組み合わせ
て導入してもよい。また本実施例では高濃度ｎ型不純物
層のｎ型不純物としてヒ素を使用したが、リン、アンチ
モンを使用してもよいし、リンとヒ素のようにこれらの
不純物を組み合わせて導入してもよい。さらに本実施例
ではｐ型半導体基板の不純物としてボロンを使用したが
、ガリウム、アルミニウム、インジウムを使用してもよ
い。
本実施例ではＮチャンネルＭＯ８）ランジスタについて
述べたが、ＰチャンネルＭＯＳトランジスタに応用して
も同様な効果があることは言うまでもない。
述べたが、ＰチャンネルＭＯＳトランジスタに応用して
も同様な効果があることは言うまでもない。
本発明によれば、ＭＯＳ型トランジスタのドレイン電流
が増加し、ホットキャリアによるコンダクタンスの劣化
が避けられる。
が増加し、ホットキャリアによるコンダクタンスの劣化
が避けられる。
また、本発明によればＭＯＳ型トランジスタの特性を左
右する、ゲート電極と接続したサイドウオール幅を精度
よく、ばらつきを少なく加工できるのでＭＯＳ型トラン
ジスタのドレイン電流、コンダクタンスのばらつきを小
さくできる。
右する、ゲート電極と接続したサイドウオール幅を精度
よく、ばらつきを少なく加工できるのでＭＯＳ型トラン
ジスタのドレイン電流、コンダクタンスのばらつきを小
さくできる。
また、本発明によればＭＯＳ型トランジスタの耐湿性は
悪くならない。
悪くならない。
また、本発明によればゲート電極上の配線層の断線、シ
ョートが少なくなる。
ョートが少なくなる。
以上のことから本発明による半導体装置の製造方法によ
れば、高速、高品質、高歩留まりの半導体装置を提供で
きる効果がある。
れば、高速、高品質、高歩留まりの半導体装置を提供で
きる効果がある。
第１図（ａ） 〜（ｈ） 、第２図（ａ） 〜（ｈ）は
本発明の半導体装置の製造方法の一実施例を示す工程順
断面図。 第３図（ａ）〜（ｄ）は従来例による半導体装置の一実
施例を示す工程順断面図。 第４図は従来例による半導体装置の断面図である。 １０９．２０９．３０９ ・・・・シリコン基板と反対導電型の高濃度不純物層 １０１． １０２． １０３． １０４． １０５． ０８．３１ １０６． ２０１．３０１ ・・第１導電型のシリコン基板 ２０２．３０２ ・・ゲート酸化膜 ２０３．３０３．３０５ ・・ゲート電極 ２０４．３０７ ・・シリコン基板と反対導電型の低濃 度不純物層 ２０５．１０８．２０８．３０６．３ ０・シリコン酸化膜 ２０６．１０７．２０７ ・・多結晶シリコン膜 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）図（勤 第１ 図（ｂ） 第２図（α） 第２図（ｂ） 図（こ〕 第１ 図（ｄ） 第２図（ｃ） 第２図（力 第１ 図（ｅ） 第１ 図ｒｈ 第２図（ｅ） 第２図（ｆ） 第２図（９） 第２図（ｈ） −一ロコｍ 第３図（Ｉｔ） 第３図 （ｂ） 第３図 （Ｃ） 第３図 （ｄ） 第４図
本発明の半導体装置の製造方法の一実施例を示す工程順
断面図。 第３図（ａ）〜（ｄ）は従来例による半導体装置の一実
施例を示す工程順断面図。 第４図は従来例による半導体装置の断面図である。 １０９．２０９．３０９ ・・・・シリコン基板と反対導電型の高濃度不純物層 １０１． １０２． １０３． １０４． １０５． ０８．３１ １０６． ２０１．３０１ ・・第１導電型のシリコン基板 ２０２．３０２ ・・ゲート酸化膜 ２０３．３０３．３０５ ・・ゲート電極 ２０４．３０７ ・・シリコン基板と反対導電型の低濃 度不純物層 ２０５．１０８．２０８．３０６．３ ０・シリコン酸化膜 ２０６．１０７．２０７ ・・多結晶シリコン膜 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）図（勤 第１ 図（ｂ） 第２図（α） 第２図（ｂ） 図（こ〕 第１ 図（ｄ） 第２図（ｃ） 第２図（力 第１ 図（ｅ） 第１ 図ｒｈ 第２図（ｅ） 第２図（ｆ） 第２図（９） 第２図（ｈ） −一ロコｍ 第３図（Ｉｔ） 第３図 （ｂ） 第３図 （Ｃ） 第３図 （ｄ） 第４図
Claims (2)
- （１）第１導電型の半導体基板に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上に第１の導電膜によりＭ
ＯＳ型トランジスタのゲート電極を形成する工程と、前
記ゲート電極をマスクとして前記半導体基板に前記半導
体基板と反対導電型の不純物を導入する工程と、前記半
導体基板および前記ゲート電極に第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜上に第２の導電膜を形成し
た後、異方性イオンエッチングを行うことにより前記ゲ
ート電極に第２の導電膜によるサイドウォールを形成す
る工程と、前記半導体基板上および前記ゲート電極上の
前記第２の絶縁膜をエッチングする工程と、前記半導体
基板、および前記ゲート電極、および前記サイドウォー
ルに第３の導電膜を形成する工程と、熱酸化により前記
第３の導電膜の一部を酸化する工程からなることを特徴
とする半導体装置の製造方法。 - （２）第１導電型の半導体基板に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上に第１の導電膜によりＭ
ＯＳ型トランジスタのゲート電極を形成する工程と、前
記半導体基板および前記ゲート電極に第２の絶縁膜を形
成する工程と、前記ゲート電極をマスクとして前記半導
体基板に前記半導体基板と反対導電型の不純物を導入す
る工程と、前記第２の絶縁膜上に第２の導電膜を形成し
た後、異方性イオンエッチングを行うことにより前記ゲ
ート電極に第２の導電膜によるサイドウォールを形成す
る工程と、前記半導体基板上および前記ゲート電極上の
前記第２の絶縁膜をエッチングする工程と、前記半導体
基板および前記ゲート電極および前記サイドウォールに
第３の導電膜を形成する工程と、熱酸化により前記第３
の導電膜の一部を酸化する工程からなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912588A JPH02155239A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912588A JPH02155239A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155239A true JPH02155239A (ja) | 1990-06-14 |
Family
ID=17989192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30912588A Pending JPH02155239A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411906A (en) * | 1991-10-31 | 1995-05-02 | Vlsi Technology, Inc. | Method of fabricating auxiliary gate lightly doped drain (AGLDD) structure with dielectric sidewalls |
-
1988
- 1988-12-07 JP JP30912588A patent/JPH02155239A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411906A (en) * | 1991-10-31 | 1995-05-02 | Vlsi Technology, Inc. | Method of fabricating auxiliary gate lightly doped drain (AGLDD) structure with dielectric sidewalls |
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