JPH0415879A - ラスタ演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、たとえば画像編集機能を有する情報処理装
置などに用いられ、ソースデータ、デスティネーション
データ、パターンデータに対して３項演算を行うラスタ
演算装置に関する。

（従来の技術） 近年、一般文書や図面などの文書画像を扱う情報処理装
置の開発がさかんに行われている。このような情報処理
装置には、通常、ラスタ演算装置が設けられている。

ラスタ演算装置は、論理演算部（以下、ＡＬＵと略称す
る）を備え、たとえばパターンＲＡＭからのパターンデ
ータ（Ｐ）と、データ処理ユニットからのソースデータ
（Ｓ）と、メモリからのデータを記憶したラッチからの
デスティネーションデータ（Ｄ）との間での３項演算を
行うものである。

しかしながら、−船釣なラスタ演算装置において、パタ
ーンデータをＲＡ　Ｍに記憶するようにしている場合、
必要とするパターンデータを得るためにはＲＡＭの内容
を書き直さなければならず、時間的な無駄が多いという
欠点があった。

また、パターンデータをＲＯＭに記憶するようにしてい
るラスタ演算装置の場合、１つのパターンについて複数
のデータを記憶しておく必要があるため、大きな容量を
必要とするという欠点があった。

（発明が解決しようとする課題） 上記したように、従来のラスタ演算装置においては、パ
ターンデータの記憶のためにＲＡＭを用いた場合には書
き直しに時間がかかり、またＲＯＭを用いた場合には大
きな容量を必要とするという欠点があった。

そこで、この発明は、パターンデータの記憶のためにＲ
ＡＭを用いた場合にはパターンデータの書き直しにかか
る無駄な時間を不要とすることができ、またＲＯＭを用
いた場合にはその容量を削減することが可能となるラス
タ演算装置を提供することを目的としている。

［発明の構成］ （課題を解決するための手段） 上記の目的を達成するために、この発明のラスタ演算装
置にあっては、パターンデータを含む３種類のデータに
対して３項演算を行うものにおいて、パターンデータを
格納する格納手段と、アクセスするパターンデータに対
応するアドレスを発生するアドレス発生手段と、このア
ドレス発生手段にて発生されたアドレスにより読み出し
たパターンデータのバレルシフトを行うシフト手段とを
具備し、前記アドレス発生手段で発生されるアドレスの
値をシフトすることにより、前記格納手段で格納された
パターンデータの整数倍または整数分の１のパターンデ
ータを出力するように構成されている。

（作用） この発明は、上記した手段により、パターンデータの読
み出しを変えるようにしているため、パターンデータを
書き直したり、複数のパターンデータを備えることなく
、整数倍または整数分の１のパターンデータを出力する
ことか可能となるものである。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第８図は、この発明にかかる情報処理装置として、たと
えば画像蓄積・表示・編集装置を例に示すものである。

すなわち、この装置は、各モジュールの制御。

管理、演算処理を行う中央演算処理部（以下、ＣＰＵと
略記する）１、各種外部装置とプログラムメモリ装置　
（ＭＭ）３との間で、あるいはＭＭＢ内でデータ転送を
高速に実行するダイレクトメモリアクセス制御部（ＤＭ
Ａ）２、外部磁気記憶手段であるハードディスク装置（
ＨＤ）１６を制御する上記外部装置としてのハードディ
スク制御部（ＨＤＣ）４、外部磁気記憶手段であるフロ
ッピーディスク装置（ＦＤ）１７を制御する上記外部装
置としてのフロッピーディスク制御部（ＦＤＣ）５、ユ
ーザか本装置に指示を与えたり文章を入力する目的で用
いられるキーボード（ＫＢ）１８や後述するデイスプレ
ィ上に表示されている画面に対してその特定部位を指示
するためのポインティングデバイスであるマウス（ＭＯ
）１９を制御してデータの受信を行う上記外部装置とし
ての周辺入出力制御部（ＰＩＯ）６などが、周辺データ
入出力用バス（Ｐ　１Ｏ−ＢＵＳ）２６を介して接続さ
れ、上述のＣＰＵＩ、Ｄ　Ｍ　Ａ　２の制御のもとて高
速なデータ転送が可能となっている。

また、上記ＣＰＵＩ、ＤＭＡ２、ＭＭ３、Ｐ　１０−Ｂ
ＵＳ２６、およびシステムバス（ＳＹＳ−ＢＵＳ）２５
の間には、ＣＰＵバス制御論理制御部（ＣＢＬ）７が設
けられている。このＣＢＬ７は、データ転送が５ＹＳ−
ＢＵＳ２５を経由して他の機器・制御部分にも可能で、
かつそれらが並行して実行されるべく、データのバスと
そのアービトレーションを制御するものである。

さらに、上記５ＹＳ−ＢＵＳ２５には、外部の他の装置
（図示していない）と通信回線２０を経由してデータの
送受信を行うための通信処理制御部（ＣＯＭ）８、外部
大容量記憶手段である光デイスク装置（ＯＤ）２１を制
御する光デイスク制御部（ＯＤＣ）９、この５ＹＳ−Ｂ
ＵＳ２５を経由して行われる他の機器・制御部分とのデ
ータの授受をも含め、イメージデータにかかるこれらす
べてのデータ転送が可能で、かつそれらが並行して実行
されるべく、データのバスとそのアービトレーションを
制御するイメージバス制御論理制御部（ＩＢＬ）１−５
が接続されている。

上記Ｃ０Ｍ８は、データ送受信のためのプロトコル制御
、データのバッケティング・アンパソケティングなどの
処理を行うものである。

一方、上記ＩＢＬ１５には、イメージデータを格納する
メモリ（ＤＰＭ）１１、イメージデータの線密度変換処
理、拡大・縮小変換にかかる画像変換処理、またはイメ
ージデータの圧縮・伸長処理にかかる符号化・複合化変
換処理を行うイメージ処理部（ＩＰＲ）１２、およびイ
メージデータの入出力用バス（Ｉ　１Ｏ−ＢＵＳ）２７
が接続されている。

上記ＤＰＭＩ　１は、単にイメージデータを格納するメ
モリとしての機能だけてはなく、種々の描画機能を有し
ている。また、このＤＰＭＩＩには、ＤＰＭＩ　１の一
部分をデイスプレィとしてのＣＲＴ表示部（ＣＲＴ）２
２に表示させるための表示制御部（ＣＲＴＣ）１０か接
続されている。

このＣＲＴＣ１０は、デュアルポートメモリデバイスが
用いられているＤＰＭＩＩの表示部位から表示データを
読み出し、同期信号とともにＣＲＴ２２に送り出す機能
を持って、いる。

上記１１０−ＢＵＳ２７には、イメージデータを紙面な
どより読み取って入力するイメージスキャナ装置（ＳＣ
Ｎ）２３を制御し、上記ＤＰＭＩ　１ヘデータの転送を
行うスキャナ制御部（ＳＣＣ）１３、上記ＤＰＭＩＩか
らのデータを読み込み、これをイメージプリンタ装置（
ＰＲＮ）２４に対して転送することにより紙面上に印刷
８カするための制御を行うプリンタ制御部（ＰＲＣ）１
４か接続され、高速なデータ転送が可能となっている。

第９図は、上記ＣＢＬ７およびその周辺の回路構成を概
略的に示すものである。

ＣＢＬ７は、上記ＣＰＵ１、上記Ｉ）ＭＡ２からのリク
エスト信号３１によりアクセス制御およびゲート制御を
行う排他制御部（ＡＲＢＴ）３０と、６個のゲート３２
．・・・とから構成されている。

すなわち、ＣＰＵＩと５ＹＳ−ＢＵＳ　２５、ＰＩＯ−
ＢＵＳ２６、ＭＭ３の間にゲート３２゜・・・が設けら
れ、さらにＤＭＡ２と５ＹＳ−ＢＵＳ２５、ＰＩＯ−Ｂ
ＵＳ２６、ＭＭ３の間にゲート３２、・・・が設けられ
ている。したがって、ＣＰＵ１とＤＭＡ２とが同じバス
あるいはメモリに同時にアクセスしないかぎり、ＡＲＢ
Ｔ３０の制御によって並行動作が可能とされている。た
とえば、ＣＰＵＩが５ＹＳ−ＢＵＳ２５を経由してＤＰ
Ｍｌｌをアクセスすると同時に、ＤＭＡ２がＨＤ１６か
らのデータをＰＩＯ−ＢＵＳ２６を経由してＭＭ３に書
き込むことができるようになっている。また、たとえば
同時に、同じバスあるいはメモリをアクセスした場合に
は、ＡＲＢＴ３０ては、ＣＰＵＩあるいはＤＭＡ２のど
ちらかの処理を先に行い、その処理が終了した後に、も
う一方の処理を行うようになっている。

第１０図は、ＩＢＬ１５およびその周辺の回路構成を概
略的に示すものである。

ＩＢＬ１５は、５ＹＳ−ＢＵＳ２５．１１０ＢＵＳ２７
、ＩＰＲ１２の線密度変換処理部（ＬＤＣ）３４および
圧縮・伸長処理にかかる符号化・複合化変換処理部（Ｃ
ＯＤＥＣ）３５からのリクエスト信号によりアクセス制
御やゲート制御を行う排他制御部（ＡＲＢＴ）３３と、
７個のゲート３６．・・・とによって構成されている。

すなわち、このＩＢＬ１５は、イメージデータの種々の
動作や並行動作が可能とされており、たとえば５ＣＮ２
Ｂで読み取ったデータを等倍の大きさでＤＰＭＩ　１に
書き込みながら、ＬＣＤ３４を経由して線密度変換した
データをＤＰＭＩ　１に書き込むことができるようにな
っている。ただし、この場合には、完全な同時並行動作
ではなく、それぞれのリクエスト信号によりＡＲＢ７３
３にてアービトレーションが行われるようになっている
。

また、同時に複数のマスターデバイスよりリクエスト信
号が送られてきた場合には、デッドロックとならないよ
うに、ＡＲＢＴ３３はリクエスト信号に対する処理を制
御し、さらにゲート３６゜・・・の制御を行って同時に
並行動作が可能である場合にはそれを実行するようにな
っている。

第１１図は、上記ＤＰＭＩ　１の構成を詳細に示すもの
である。

このＤＰＭＩ　１において、メモリ５０は表示メモリ（
ＤＭ）５０ａとページメモリ（ＰＭ）５０ｂの２つの部
分より構成され、イメージデータやコードデータがそれ
ぞれ記憶されるようになっている。ここでは、ＤＭ５０
Ｂとしてデュアルポートメモリが用いられ、そのシリア
ルポートよリビデオデータが読み出されて、ＣＲＴ２２
にて表示されるようになっている。一方、ＰＭ５０ｂに
は汎用のＤ　ＲＡ　Ｍが用いられ、１次元メモリとして
扱うことができるようになっている。

また、上記メモリ５０は２バンク構成をとっており、Ｅ
ＶＥＮバンクとＯＤＤバンクとに分けられる。

アドレス発生部５１は、メモリ５０をアクセスするアド
レスの発生を行うものである。このアドレス発生部５１
は、４系統の独立した２次元アドレス発生器（ＡＧ）を
有し、また上述したＣＰＵ１からのアドレスをも選択し
て出力することか可能とされている。

ラッチ回路５６．６１は、それぞれアドレス発生部５１
からのアドレスのうち、メモリ５０のＯＤＤバンクのア
ドレスをラッチするためのフリップフロップと、ＥＶＥ
Ｎバンクのアドレスをラッチするためのフリップフロッ
プとによって構成されている。

データ処理部（ラスタ演算装置）５２は、拡大縮小、３
項演算、クリッピングなどのデータ処理を行うことがで
き、またこのときに任意のピットアドレスからの１〜３
２ビツト、あるいは６４ビツトのデータ処理が可能とさ
れている。

シーケンサ５３は、アドレス発生部５１やブタ処理部５
２、およびメモリ５０の制御を行うＲＡＳ信号、ＣＡＳ
信号、ＯＥ倍信号ＷＥ倍信号どを発生するメモリ制御部
５４のメモリアクセス時の制御信号を発生する機能を有
している。

前述したＣＲＴＣ１０から出力される表示アドレスは、
セレクタ５７．５８により、アドレス発生部５１からの
アドレスとの選択がなされ、メモリ５０に入力される。

また、ＣＲＴＣ１０からのアドレスはカーソル制御部５
５に送られ、あらかじめセットされたカーソルの位置情
報と比較することにより、ＣＲＴ２２の適切な位置にカ
ーソルが表示される。さらに、ＣＲＴＣＩＯのＨ８ＹＮ
Ｃ信号、ＶＳＹＮＣ信号は、前記ＣＲＴ２２において、
同期信号として使用される。

シフトレジスタ５９は、デュアルポートメモリ（ＤＭ５
０ａ）から読み出された表示データをシリアルデータに
変換するものである。

合成部６０は、デュアルポートメモリからの表示データ
とカーソル制御部５５からのカーソルデータとの合成を
行い、前記ＣＲＴ２２に表示を行うものである。

第１２図は、データ処理部５２の構成を詳細に示すもの
である。

すなわち、ラッチ８８は、メモリ５０から読み出された
データを一時記憶するものである。

パターンＲＡＭ８６は、メモリ５０に描画するためのパ
ターンを記憶するものである。

データ処理ユニット８５は、データを一時記憶するため
のフリップフロップ、オフセットアドレスによってデー
タのシフトを行うバレルシフタ、拡大・縮小変換処理を
行う拡大・縮小変換処理部、データのＬＳＢ−ＭＳＢを
反転させる反転処理部（いずれも図示していない）から
構成されている。

ＡＬＵ　（論理演算部）８７は、３項演算、つまりパタ
ーンＲＡＭ８６からのパターンデータ（Ｐ）と、データ
処理ユニット８５からのソースデータ（Ｓ）と、メモリ
５０からのデータを記憶したラッチ８８からのディステ
ィネーションデータ（Ｄ）との間で３項演算を行うもの
である。

次に、上記したＤＰＭＩ　１の動作について、周辺のハ
ードウェアを含めて詳細に説明する。

ＤＰＭＩ　１のメモリ５０にアクセスする際には、すべ
てＩＢＬ１５のＡＲＢＴ３Ｂにアクセス要求が出力され
る。すると、このＡＲＢＴ３３では、アービトレーショ
ンを行うことにより、複数のアクセス要求が生じた場合
に、１つのアクセス要求を選択して処理が行われる。

ＡＲＢＴ３Ｂによってアクセスが決定されると、シーケ
ンサコードがＤＰＭＩ　ｌ内のシーケンサ５３に供給さ
れる。そして、シーケンサ５３が動作を開始することに
より、メモリ５０などの制御が行われる。

ここで、本実施例の場合、ＤＰＭｌｌのアクセスに関し
ては４種類のアクセスがある。すなわち、５ＣＮ２Ｂや
ＰＲＮ２４からのアクセスである１０アクセスと、ＣＰ
Ｕ１からのアクセスであるＣＰＵアクセスと、ＩＰＲ１
２を用いてイメージ処理を行う際のラスタ処理アクセス
と、ＤＰＭｌｌ内でのアクセスである内部アクセスであ
る。

以下に、それぞれのアクセスについて個々に説明する。

まず、ＩＯアクセスにおける５ＣＮ２Ｂからの画像入力
に関しては、ＣＰＵＩにより関連する各モジュールに対
してパラメータのセットが行われる。このとき、メモリ
５０へのアドレスの発生には、アドレス発生部５１内の
１つのアドレス発生器（ＡＧ）が使用される。

すなわち、５ＣＮ２３が動作を開始すると、読み取られ
たデータが５ＣＣ１３に送られる。

５ＣＣ１３では、このデータがｌｌ０−ＢＵＳ２７のデ
ータバス幅に直される。そして、ＡＲＢＴ３３に対して
、ＤＰＭＩ　１へのデータの書き込み要求が出される。

これを受けたＡＲＢＴ３３では、他にアクセス要求がき
ていなければ′、ゲート３６．・・・の制御が行われ、
これによりＩ　ｌｏ−ＢＵＳ２７から送られてくる５Ｃ
Ｃ１３からの５ＣＮ２３による読み込みデータがＤＰＭ
Ｉ　１に出力される。また、同時に、シーケンサ５３に
シーケンサコードが送られる。

すると、シーケンサ５３により、ＤＰＭＩ　ｌ内のメモ
リ５０へのデータの書き込み動作か開始される。この場
合、アドレス発生部５１により該当するアドレスが選択
され、ＯＤＤアドレス、ＥＶＥＮアドレスに切り換えら
れて、それぞれのラッチ５６．６１にラッチされる。そ
して、このラッチ５６．６１からのアドレスがセレクタ
５７゜５８によって選択されることにより、メモリ５０
に入力される。一方、データは、データ処理部５２にお
いてデータ処理が施された後、メモリ５０に書き込まれ
る。このとき、メモリ５０に対する制御信号は、メモリ
制御部５４より発生される。

こうして、データの書き込みが終了すると、シーケンサ
５３からＡＲＢＴ３３に対して終了信号が出力され、さ
らにＡＲＢＴ３３から５ＣＣ１３に終了信号が出力され
、これにより１回のデータ転送か終了される。

二のように、上記動作を繰り返えして５ＣＮ２３から読
み込んだ１枚分の画像データをメモリ５０に記憶するこ
とにより、５ＣＮ２３からの入力動作は終了される。

一方、工０アクセスにおけるＰＲＮ２４への画像出力に
関しては、ＣＰＵＩにより関連する各モジュールに対し
てパラメータのセットが行われる。

このとき、メモリ５０へのアドレスの発生には、アドレ
ス発生部５１内の１つのＡＧが使用される。

すなわち、ＰＲＮ２４か動作を開始すると、ＰＲＣ１４
から１１Ｏ−ＢＵＳ２７を介して、ＡＲＢＴ３３に対し
てＤＰＭＩ　１からの画像データの読み出し要求が出さ
れる。これを受けたＡＲＢ７３Ｂでは、他にアクセス要
求がきていなければ、ゲート３６．・・の制御が行われ
、同時にシーケンサ５３にシーケンサコードが送られる
。

これにより、シーケンサ５３では、ＤＰＭｌｌ内のメモ
リ５０からの画像データの読み出し動作が開始される。

この場合、アドレス発生部５１により該当するアドレス
か選択され、ＯＤＤアドレス、）：ＶＥＮアドレスに切
り換えられて、それぞれのラッチ５６．６１にラッチさ
れる。そして、このラッチ５６．６１からのアドレスが
セレクタ５７゜５８によって選択されることにより、メ
モリ５０に入力される。

また、メモリ５０に対する制御信号がメモリ制御部５４
から発生されることにより、メモリ５０より画像データ
が読み出される。この読み出された画像データは、デー
タ処理部５２においてデータ処理、つまりシフト処理や
マスク処理などが施された後、ゲート３６．・・・を介
してｌｌ０−ＢＵＳ２７に出力される。このとき、シー
ケンサ５３からはＡＲＢ７３Ｂに対して終了信号が出力
され、さらにＡＲＢＴ３ＢからＰＲ０１４に終了信号が
出力されて、画像データの読み出しが終了されたことが
伝えられる。そして、ＰＲＣ１４が画像データを受は取
り、さらにＰＲＮ２４に出力することにより、１回のデ
ータ転送は終了される。

このように、上記動作を繰り返して１枚分の画像データ
をメモリ５０から読み出してＰＲＮ２４に出力すること
により、ＰＲＮ２４への出力動作は終了される。

続いて、ＣＰＵアクセスについて説明する。

ＣＰＵＩからは、５ＹＳ−ＢＵＳ２５を介して、ＡＲＢ
７３ＢにＤ　Ｐ　Ｍ　１１のメモリ５０に対する読み出
しあるいは書き込みのアクセス要求が出される。この要
求に対して、ＡＲＢＴ３３では、他にＤＰＭＩ　１への
アクセス要求がないか、あるいはアービタにより選択さ
れたならば、ゲート３６゜・・・の制御が行われ、さら
にシーケンサ５３に対してＣＰＵアクセスのシーケンサ
コードが出力される。これを受けたシーケンサ５３では
、メモリ５０へのアクセスが開始される。

すなわち、ＣＰＵ１からのアドレスは、５ＹＳ−ＢＵＳ
２５を経由してＤＰＭｌｌのアドレス発生部５１に入力
される。このアドレスは、アドレス発生部５１内のセレ
クタ５７．５８を介してメモリ５０に入力される。しか
して、読み出しの場合には、メモリ制御部５４からの制
御信号によってメモリ５０内よりデータか読み出され、
データ処理部５２、ゲート３６　・・・　５ＹＳ−ＢＵ
Ｓ２５を経由してＣＰＵＩに送られる。

また、書き込みの場合には、ＣＰＵＩからのデータが５
ＹＳ−ＢＵＳ２５、ゲート３６．・・・データ処理部５
２を経由してメモリ５０に書き込まれる。このとき、メ
モリ５０のデータ幅は６４ビット幅であるが、アドレス
の下位ビットによってデータ処理部５２がデータの選択
を行うことにより、該当するデータのアクセスが行われ
る。なお、書き込み時においては、メモリ制御部５４に
よってライトイネーブル（ＷＥ）を制御することにより
、実現される。

続いて、ラスタ処理アクセスについて、ここではＩＰＲ
１２を用いて画像の縮小処理を行う場合を例に説明する
。

まず、ＣＰＵ１により、使用する各モジュールに対して
パラメータのセットが行われる。本実施例の場合、メモ
リ５０より読み出した画像データにＬＤＣ３４によって
縮小処理を施した後、再びメモリ５０の別のアドレスに
その縮小処理した画像データを書き込む処理を行うよう
にしているため、アドレス発生部５１の中のＡＧか２個
使用される。

すなわち、処理か開始されると、まずＬＤＣ３４よりＡ
ＲＢＴ３３に対してメモリ５０からの画像データの読み
出し要求か出される。これを受は付けると、ＡＲＢＴ３
３からシーケンサ５３に外部読み出しアクセスのシーケ
ンサコードが出力され、これによりメモリ５０から画像
データが読み出される。この読み出された画像データは
、データ処理部５２、ゲート３６．・・を経由してＬＤ
Ｃ３４に人力され、読み出し動作は終了される。このと
き、アドレスは、２個のＡＧのうち、ソース側のものが
使用される。この読み出し動作は画像の数ラインにわた
って行われ、ＬＤＣ３４の内部に補間処理のために設け
られているラインバッファに記憶される。

ＬＤＣ３４のラインバッファに適当な数量の画像データ
が記憶されると、ＬＤＣ３４から書き込み要求かＡＲＢ
Ｔ３３に出力される。これを受けたＡＲＢＴ３３から、
外部書き込みアクセスのシーケンサコードがシーケンサ
５３に出力されることにより、書き込み動作が開始され
る。この場合、アドレス発生部５１のディスティネーシ
ョン用アドレスが選択されることにより、ＬＤＣ３４か
ら出力された縮小の画像データが、ゲート３６．・・・
データ処理部５２を経由してメモリ５０のこのアドレス
に書き込まれる。

以上の処理を１画像分行うことにより、動作は終了され
る。

続いて、ＤＰ−Ｍ１１内の内部アクセスについて説明す
る。

この内部アクセスに関しては、数種類のアクセス、たと
えばデータを別のアドレスに複写するコピーアクセス、
データの交換を行うスワップアクセス、パターンなどの
描画を行う描画アクセスである。これらのアクセスは、
すべてＤＰＭＩ　ｌ内のシーケンサ５３によって制御さ
れる。また、このときのアドレスはアドレス発生部５１
から得られ、コピーアクセス、スワップアクセスに関し
ては、２個のＡＧが用いられる。

シーケンサ５３の内部にある内部シーケンサにアクセス
モードがセットされると、ＡＲＢＴ３３に対して内部ア
クセスの要求が出される。これにより、ＡＲＢＴ３Ｂが
内部アクセスを受は付けると、シーケンサコードがシー
ケンサ５３に出力される。そして、このシーケンサ３３
によりアドレス発生部５１のアドレスを用いてメモリ５
ｏのアクセスが行われ、またデータ処理部５２にてデー
タの処理が行われる。なお、アドレス発生部５１では単
なる矩形領域のアドレスの発生のみではなく、回転など
のアフィン変換アドレス、および台形アドレスなどを発
生することが可能であり、これらを用いたコピーアクセ
スなどを行うこともてきる。

次に、この発明の要旨についてさらに説明する。

第１図は、上記パターンＲＡＭ８６の構成を示すもので
ある。

すなわち、ＲＡＭ部１０１は、３２ｂｉｔｘ３２ｗｏｒ
ｄのＳＲＡＭを有し、ＣＰＵリード／ライトとパターン
リードとを切り換える機能を備えている。

アドレス発生器（ＡＤＧ）１０２は、アクセスするパタ
ーンに対応するＸアドレスＸＡおよびＹアドレスＹＡを
発生するものである。

バレルシフタ（ＢＳ）１０３は、たとえば第２図に示す
如く、３２ｂ　ｉ　ｔの２−１のセレクタ１０３ａを５
つ接続した構成とされ、上記ＡＤＧ１０２からのＹアド
レスＹＡにより上記ＲＡＭ部１０１から読み出される３
２ｂ　ｉ　ｔのパターンデータ（Ｐ）を、上記ＡＤＧ１
０２からのＸアドレスＸＡに応じてシフトするものであ
る。

出力セレクタ１０４は、たとえば第３図に示す如く構成
され、上記Ｂ５１０３にてシフトされてくるパターンを
パターン倍率に応じて選択し、６４ｂｉｔのパターンと
して前記ＡＬＵ８７に出力するものである。

第４図は、上記ＲＡＭ部１０１の構成を示すものである
。

すなわち、ＳＲＡＭＩ　１１は、３２ｂ　ｉ　ｔｘ３２
　Ｗ　Ｏｒ　ｄの容量を肴している。

ＣＰＵアクセスカウンタ１１２は５ｂｉｔＯカウンタで
あり、前記ＣＰＵＩのアクセスによって１つずつインク
リメントするようになっている。

セレクタ１１３は、ＣＰＵ１からのり一ド／ライトと通
常のパターンリード動作とをＣ１０信号により切り換え
るものである。たとえば、Ｃ１０信号が”０”のとき、
ＳＲＡＭＩ　１１のアドレスがＣＰＵアクセスカウンタ
１１２側に切り換えられ（アクセスカウンタ１１２の出
力か選択され）、これによりＣＰＵリード／ライトが行
われる。また、Ｃ１０信号が“１”のとき、ＳＲＡＭＩ
　１１のアドレスが前記ＡＤＧ　１０２からのＸアドレ
スＸＡに切り換えられ、これによりパターンリード動作
か行われる。

第５図は、上記ＡＤＧ　１０２の構成を示すものである
。

すなわち、ゲート１２１は、アドレス信号ＸＳＴを切換
信号Ａ／Ｒに応してゲートするものであり、ゲート１２
２は、アドレス信号ＹＳＴを切換信号Ａ／Ｒに応じてゲ
ートするものである。

加算器１２３は、上記ゲート１２２の出力とアドレス信
号ＹＡＤとを加算するものである。

セレクタ１２４，１２５は、それぞれ上記ゲート１２１
の出力または上記加算器１２３の出力であるアドレスを
パターンデータ（ｘ　１．　　ｘ　２゜ＸＩ／２．　・
・・）に応してシフトするものである。

たとえば、等倍モード（×１）では、６ｂｉｔのアドレ
スのうち、下位５ｂｉｔだけを出力するようになってい
る。また、２倍モード（×２）では、Ｘ、Ｙの各６ｂｉ
ｔのアドレスを、ＬＳＢ側に１ｂｉｔシフトした５ｂｉ
ｔを出力するようになっている。さらに、１／２倍モー
ド（Ｘ　１／２）では、Ｘ、Ｙ各６ｂｉｔのアドレスを
ＭＳＢ側に１ｂｉｔシフトし、その下位５ｂｉｔを出力
するようになっている。

ＥＸ−ＯＲ回路１２６，１２７は、それぞれセレクタ１
２４，１２５の出力と方向制御信号ＸＤＩＲ，ＹＤＩＲ
との排他的論理和をとるものである。

二こて、アドレス信号ＸＳＴ、ＹＳＴは、それぞれ描画
する領域の先頭アドレスの下位６ｂｉｔであり、前記Ｃ
ＰＵＩによってあらかじめセットされるものである。

アドレス信号ＹＡＤは、ある描画動作か行われている部
分のＹアドレスの下位６ｂｉｔであり、外部より直に入
力されるようになっている。

切換信号Ａ／Ｒは、パターンアドレスに対して絶対アド
レスと相対アドレスとの切換えを行うためのものである
。

方向制御信号ＸＤＩＲ，ＹＤＩＲは、パターンの方向を
制御するためのものである。

第６図は、絶対アドレス指定と相対アドレス指定の動作
を説明するために示すものである。

すなわち、上記切換信号Ａ／Ｒが“０”のとき、絶対ア
ドレス指定で動作される。この場合、ゲート１２１，１
２２によりアドレス信号ＸＳＴ。

ＹＳＴは“０′となるため、出力はＸＡ＝０゜ＹＡ−Ｙ
ＡＤとなる。この結果、同図（ａ）に示す基本パターン
に対して、同図（ｂ）に示すようなパターンかかけられ
ることになる。このように、絶対アドレス指定では、描
画領域が移動するとアドレスに応してパターンが変化さ
れる。したがって、タイリング処理に有利なモードとな
っている。

一方、切換信号Ａ／Ｒが“１“のときは相対アドレス指
定となる。この場合の出力は、ＸＡ−ＸＳＴ、ＹＡ−Ｙ
ＳＴ＋ＹＡＤである。したがって、同図（ｃ）に示すよ
うに、描画領域が移動してもパターンは一定となる。

第７図は、上記方向制御信号ＸＤＩＲ ＹＤＩＲとパターンの方向との関係を説明するために示
すものである。

すなわち、上記方向制御信号ＸＤＩＲ。

ＹＤＩＲがともに“０′のとき、同図（ａ）に示すよう
に、基本パターンがそのまま出力される。

また、上記方向制御信号ＸＤＩＲが“１″で、信号ＹＤ
ＩＲが“０′のとき、同図（ｂ）に示すように、左右が
反転されたパターンが出力される。

また、上記方向制御信号ＸＤＩＲが“０°で、信号ＹＤ
ＩＲが“１”のとき、同図（ｃ）に示すように、上下か
反転されたパターンか出力される。

さらに、上記方向制御信号ＸＤＩＲ，ＹＤＩＲかともに
“１”のとき、同図（ｄ）に示すように、基本パターン
に対して点対称なパターンか出力される。

このように、４種類のパターンを同一の基本パターンか
ら生成することかできるため、パターンデータの効率的
な格納が可能である。また、パターンの変更を行おうと
したときに、全体の再ロドを行うことなく、制御信号た
けを変更すれば良いため、処理の高速化が図れる。

次に、パターンを拡大または縮小する際の動作について
説明する。

たとえば今、等倍モード（×１）が設定されたとする。

すると、ＡＤＣ，１０２のセレクタ１２４１２５より、
６ｂｉｔのアドレスのうち、下位５ｂｉｔだけが出力さ
れる。この場合、たとえば入力アドレスｒ００，０１．
〜，６３」に対する出力は、ｒｏｏ、０１．〜，３１，
００，０１゜〜、３１」となる。したかって、ＡＬＵ８
７に対して等倍のパターンがａカされる。

また、たとえば２倍モード（×２）が設定されたとする
。すると、上記セレクタ１２４，１２５からは、Ｘ、Ｙ
の各６ｂｉｔのアドレスをＬＳＢ側に１ｂｉｔシフトし
た５ｂｉｔが出力される。

この場合、たとえば入力アドレスｒ００，０１゜〜、６
３」に対しては、ｒｏｏ、００，０１゜０１、〜，３１
．３１Ｊが出力される。このように、各アドレスが２回
ずつ出力されることになり、得られるパターンも２倍と
なる。ただし、この２倍モードでは、相対アドレスでア
ドレス信号ＸＳＴが奇数のときに正しい出力が得られな
い。このため、出力セレクタ１０４において、１ｂｉｔ
シフトして修正が行われる。

さらに、たとえば１／２倍モード（Ｘ　１／２）が設定
されたとする。すると、上記セレクタ１２４．１２５か
らは、Ｘ、Ｙ各６ｂｉｔのアドレスをＭＳＢ側に１ｂｉ
ｔずつシフトした下位５ｂｉｔが出力される。この場合
、たとえば入力アドレスｒｏｂ、０１．〜，６３」に対
して、ｒｏｏ、０２，０４．〜，３０」と１つおきに出
力される。したがって、基本パターンに対して１／２倍
のパターンが得られる。

上記したように、アドレスのシフトを行うことによって
、パターンデータの拡大または縮小を実現するようにし
ている。

すなわち、アクセスするパターンデータのアドレスをシ
フトすることで、ＳＲＡＭに格納されているパターンデ
ータの整数倍または整数分の１のパターンが得られるよ
うにしている。これにより、１つの基本パターンからい
くつものパターンを生成することが可能となる。したが
って、ＳＲＡＭの内容をいちいち書き直す必要がなくな
るため、処理の高速化が図れるものである。

なお、上記実施例においては、ＳＲＡＭを用いた場合を
例に説明したか、これに限らず、たとえばＲＯＭの場合
にも適用することができる。この場合には、パターンデ
ータを効率的に格納できるようになるため、ＲＯＭとし
て容量の小さなものを用いることができるようになる。

その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。

［発明の効果コ 以上、詳述したようにこの発明によれば、アドレスのシ
フトを行うことによって、１つの基本パターンからいく
つものパターンを生成することが可能となるため、パタ
ーンデータの記憶のためにＲＡＭを用いた場合にはパタ
ーンデータの書き直しにかかる無駄な時間を不要とする
ことができ、またＲＯＭを用いた場合にはその容量を削
減することが可能となるラスタ演算装置を提供できる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図はパタ
ーンＲＡＭの構成を示すブロック図、第２図はバレルシ
フタの構成を示すブロック図、第３図は出力セレクタの
構成を示すブロック図、第４図はＲＡＭ部の構成を示す
ブロック図、第５図はアドレス発生器の構成を示すブロ
ック図、第６図は絶対アドレス指定時の動作と相対アド
レス指定時の動作を説明するために示す図、第７図はパ
ターンの方向を制御した場合の出力例を示す図、第８図
はこの発明が適用される画像蓄積・表示・編集装置の構
成を示すブロック図、第９図はＣＰＵハス制御論理制御
部とその周辺の構成を示すブロック図、第１０図はイメ
ージハス制御論理制御部とその周辺の構成を示すブロッ
ク図、第１１図はメモリ（ＤＰＭ）の構成を示すブロッ
ク図、第１２図はこの発明にかかるデータ処理部の構成
を示すブロック図である。 １・・・ＣＰＵ　（中央演算処理部）　２・・・ＤＭＡ
（ダイレクトメモリアクセス制御部）　３・ＭＭ（プロ
グラムメモリ装置）　４・・・ＩＤＣ（ハードディスク
制御部）、５・・ＦＤＣ（フロッピーディスク制御部）
、６・・・ＰＩＯ（周辺入出力制御部）　７・・・ＣＢ
Ｌ　（ＣＰＵハス制御論理制御部）、８・・ＣＯＭ（通
信処理制御部）、９・・ＯＤＣ（光デイスク制御部）　
１０・・・ＣＲＴＣ（表示制御部）　　１１・・・ＤＰ
Ｍ　（メモリ）１２・・・ＩＰＲ（イメージ処理部）、
１３・　５ＣＣ（スキャナ制御部）　　１４・・・ＰＲ
Ｃ（プリンタ制御部）、１５・・・ＩＢＬ　（イメージ
バス制御論理制御部）、１６・・・ＨＤ（ハードディス
ク装置）、１７・・・ＦＤ（フロッピーディスク装置）
、１８・・・ＫＢ（キーボード）　　１９・・・ＭＯ（
マウス）２０・・・通信回線、２１・・・ＯＤ（光デイ
スク装置）、２２・・・ＣＲＴ　（ＣＲＴ表示部）　２
３・・・５ＣＮ（スキャナ装置）　２４・・・ＰＲＮ　
（イメージプリンタ装置）、２５・・・５ＹＳ−ＢＵＳ
　（システムバス）　２６・・・ＰＩＯ−ＢＵＳ　（周
辺データ入出力用バス）、２７・・・Ｉ　１Ｏ−ＢＵＳ
　（イメージデータ入出力用バス）、３０．３３・・・
ＡＲＢＴ（排他制御部）　　３２．３６・・・ゲート、
３４・・・ＬＤＣ（綿密度変換処理部）、３５・・・Ｃ
０ＤＥＣ（圧縮伸長処理部）　５０・・・メモリ、５１
・・・アドレス発生部、５２・・・データ処理部、５３
・・シーケンサ、５４・・・メモリ制御部、５５・・・
カーソル制御部、５６．６１・・・ラッチ、５７．５８
・・・セレクタ、５９・・・シフトレジスタ、６０・・
・合成部、８５・・・データ処理ユニット、８６・・・
パターンＲＡＭ、８７・・・ＡＬＵ　（論理演算部）、
８８・・・ラッチ、１０１・・・ＲＡＭ部、１０２・・
・ＡＤＧ（アドレス発生器）　　１０３・・・ＢＳ（バ
レルシフタ）　　１０４・・・出力セレクタ、１１１・
・・ＳＲＡＭ１１１２・・ＣＰＵアクセスカウンタ、１
１３・・・セレクタ、１２１，１２２・・ゲート、１２
３・・・加算器、１２４，１２５．・・・セレクタ、１
２６　１２７・・・ＥＸ−ＯＲ回路。 出願人代理人　弁理士　鈴江武彦 第 図 Ａ／Ｒ，０ （ｂ） 第 図 Ａ／Ｒ：１ （Ｃ） ＸＤＩＲ＝ＹＤＩＲ，０ （ａ） ＹＤＩＲ＝０ （ｂ） ＸＤＩＲ：ＹＤＩＰ＝１ ＶＤＩＰ　＝１ （ｄ） 図

Claims (1)

1. 【特許請求の範囲】 パターンデータを含む３種類のデータに対して３項演算
   を行うラスタ演算装置において、パターンデータを格納
   する格納手段と、 アクセスするパターンデータに対応するアドレスを発生
   するアドレス発生手段と、 このアドレス発生手段にて発生されたアドレスにより読
   み出したパターンデータのバレルシフトを行うシフト手
   段とを具備し、 前記アドレス発生手段で発生されるアドレスの値をシフ
   トすることにより、前記格納手段で格納されたパターン
   データの整数倍または整数分の１のパターンデータを出
   力するようにしたことを特徴とするラスタ演算装置。