JPH0415914B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 本発明は航空機用の距離測定装置（DME）に
関する。特に、距離測定装置は、航空機の問合せ
信号に対しての地上応答局からの真の応答を、エ
コー、他の航空機からの問合せ信号に対する応答
局の応答、および応答局から送信されるランダム
信号等によつて発生する誤り応答から高速で区別
することができる、距離測定装置に用いられるレ
ンジ処理装置に関する。 〔従来技術〕 アナログタイプの信号処理回路を用いた距離測
定装置は多年商用に供されている。最近では、デ
イジタル信号処理回路の有する長所が種々の技術
を用いて多かれ少なかれ効果的に利用されてい
る。それらの長所には有効応答信号をより高速で
得ること、およびより正確な距離測定が含まれて
いる。 地上局は全ての問合せ信号に対して、同一のパ
ルス間隔を有するパルス対を用いて、同一の送信
周波数で応答するので、各航空機は自分の問合せ
信号に対する応答を、その問合せ信号とそれに続
く応答信号との間のコヒーレンシーを設定するこ
とによつてのみ識別できる。コヒーレンシーは、
連続する問合せサイクル中に受信した応答信号の
いくつかが問合せ信号の送信後の一定の時刻でグ
ループにまとめられることで設定され、これによ
つて、そのグループ化された応答信号が有効な応
答である可能性が高いことを示す。 応答信号のコヒーレンシーの決定に必要な時間
は、しばしば、信号獲得時間または、信号探査時
間と呼ばれるが、航空機用距離測定装置の重要な
特性である。この信号探査時間は常に、短いこと
が望ましい。局走査タイプ装置であつて、航空機
に搭載される航行装置に使用されるもので、距離
測定を１台の航空機と複数の地上局との間で高速
かつ連続して行う場合には、信号探査時間が最小
であることは決定的に重要である。 米国特許第4028698号（DME Apparatus and
Method、Miller et.al.、June ７、1977）は、応
答のコヒーレンシーを設定するためのデイジタル
手段と、有効応答が決定された後にレンジ・ゲー
トを生成するためのハイブリツド・アナログ／デ
イジタル装置を備えたレンジ処理装置を開示して
いる。この装置では、第１問合せサイクルからの
応答信号がロードされる循環式メモリとしてシフ
トレジスタが使用される。このような応答信号
は、第２および第３問合せサイクル中に受信され
た応答信号との時間上の一致を決定するためにシ
フトアウトされる。第２および第３問合せサイク
ルの期間中に、一致した応答が検出された場合に
は、この装置は探査モード（サーチ・モード）か
ら追跡モード（トラツク・モード）に切替わり、
これ以降、問合せサイクルの50％にのみ、応答の
一致が要求される。 〔発明の概要〕 本発明においては、応答信号のコヒーレンシー
は、応答をランダムアクセスメモリへ、一連のレ
ンジ・セグメントに対応したアドレス位置に、ロ
ードすることで設定される。いずれの特定のレン
ジに対して与えられる応答も、数値の２をそのレ
ンジ・ビンの内容に加算する結果となる。直前に
加算されたあるレンジ・ビンでのそれに続く問合
せサイクルにおいて応答がない場合には、そのビ
ンの内容から１が減算される。あるビンの内容
は、ある閾値（望ましい実施例では６である）を
越えた場合に、そのレンジビンでの応答が有効と
される。 本発明において、応答のコヒーレンシーを設定
するために必要な問合せサイクル数の最小値は、
最も望ましい環境下での、Miller等の装置と同様
に３である。しかしながら、一つおきの問合せサ
イクルにおいて応答がないという条件では、
Miller等のシステムは、交互に現われる応答のコ
ヒーレンシーを設定することはできないが、本発
明によればこのようなコヒーレンシーも、６個の
問合せサイクル後に設定できる。 本発明による航空機用距離測定装置のためのレ
ンジ処理装置は、望ましい環境でなくても最小の
時間で問合せ信号に対する有効な応答を識別する
という利点がある。 本発明の他の利点は、より高い信頼性と精度の
ために完全なデイジタル回路装置を備えた航空機
用距離測定装置のためのレンジ処理装置を提供す
ることである。 本発明の実施例による距離測定装置は、クロツ
クパルス源と、カウンタと、第１のメモリ手段た
るランダムアクセスメモリ（RAM）と、高精度
のシフトレジスタと、関連論理回路とを含む。カ
ウンタは、各問合わせサイクルの初めにおいて送
信された問合わせパルスがその最大振幅の50％に
達すると、クロツクパルスの累積を始める。問合
わせパルス後の時間経過は、カウンタによつて、
6.2μsの長さをそれぞれ有する1024個の期間に分
割される。これらの期間は、0.5海里幅のレンジ
ビンの列と見ることもできる。パルスが受信され
てこれが地上の応答装置からの有効な応答として
デコードされると、応答の受信時刻に対応する特
定のレンジビンに２カウントの加算が行われる。
レンジビンがイネーブルされている間に応答が受
信されなければ、その特定のレンジビンの内容か
ら１カウントが減算される。問合わせサイクルの
後では各レンジビンについて、それ以前の連続し
た複数の問合わせおいて、当該のレンジビンで発
生した応答の累積を示すカウントができる。コヒ
ーレントな応答がない場合には、ランダム時間の
累積値は０に近づいていく。コヒーレントな応答
がある場合には、この累積値は閾値を越えるまで
増加する。閾値を越えると、超過したカウントを
有するレンジビンを中心としてレンジ・ゲート・
ウインドウが生成される。 実際のレンジすなわち距離を決定するために、
第２のメモリ手段としての高速かつ高精度のシフ
トレジスタに、カウンタによつて累積された時々
刻々のカウントが、パラレルにロードされる。レ
ンジ・ゲートが生成されるまで、シフトレジスタ
からの出力は阻止される。レンジ・ゲートが生成
されると、そのレンジ・ゲートに現れる第１の応
答により、シフトレジスタに対しての、その応答
受信時刻に対応したカウントでのロードが停止さ
れる。問合わせサイクルの終了時点で、シフトレ
ジスタの内容がマイクロプロセツサ中に取り込ま
れ、そこで既知の一定の遅延に対しての補正が行
われ、フイルタ処理を経て表示や他の使用のため
に距離の単位に変換処理される。 〔実施例〕 第１図は距離測定装置のための航空機用呼掛装
置の概略ブロツク図である。送信機１０は、
1025MHzから1150MHzの周波数の低帯域（Ｌ−バ
ンド）で動作する。送信装置は、この周波数帯域
内の126チヤネルのいずれかに同調でき、これら
のチヤネルは更にＸチヤネルとＹチヤネルに分割
され、これによつて、呼掛装置は256個の地上応
答局のいずれかを選択することができる。送信機
は、Ｘチヤネル動作時に12μs間隔のパルス対を、
または、Ｙチヤネル動作時に36μs間隔のパルス対
を、毎秒30パルスのくり返し率で生成する変調器
１１からのパルス変調を受ける。 問合せパルスの受信後の一定の遅延、50μs経過
時に、地上応答装置は、自身がＸチヤネル局とし
て動作しているかＹチヤネル局として動作してい
るかによつて、Ｘチヤネル用の12μsまたはＹチヤ
ネル用の30μs間隔のパルス対で、問合せ周波数よ
りも63MHz高い周波数または低い周波数で、応答
する。 周波数帯域962MHzから1213MHzで動作してい
る呼掛け装置の受信装置１２によつて受信された
応答パルス対は、ビデオ・プロセツサ１３で検出
され、有効性を検証される。ビデオ・プロセツサ
１３は、受信されたパルスのパルス巾、間隔、お
よび振幅を検査する。有効応答であることが確認
されると、レンジ処理装置１４に、信号が送出さ
れる。 レンジ処理装置はビデオプロセツサからの入力
を、以下の３主要機能を実行するために使用す
る。即ち、コヒーレントな応答の位置決定、エコ
ー応答の排除、および演算時間遅延測定である。
送信機のパワー・デテクタ１５が問合せパルスを
検出すると、レンジ処理装置は時間測定を始動す
る。各応答装置からの送信は受信機１２で受信さ
れ、ビデオプロセツサによつて検証されて、レン
ジ処理装置のランダムアクセスメモリ（RAM）
へその1024の位置のうち、ビデオプロセツサ１３
からの出力信号の現出時刻に応じた適当な場所に
記憶される。ビデオプロセツサ１３からの出力に
は、問合せに対する他の航空機からの応答、問合
せに対する該当する航空機からの有効な応答、こ
のような有効応答のエコー、および問合せパルス
を応答装置が受信しない場合にさえ発生する応答
装置によつて応答されるランダム・スクイツタ・
パルスが含まれる。 ある特定のレンジ・ビンに集められた応答が予
め定められた閾値に達すると、そのレンジ・ビン
内に発生すべき次の有効応答によつて、その応答
に関する時間測定値を記憶し、レンジ・レデイ・
ステータス信号がマイクロプロセツサ１６に送信
される。マイクロプロセツサ１６は、時刻測定値
から既知の遅延時間を減ずることによつて、レン
ジ処理装置１４からの時刻測定値をレンジ・デー
タに変換する。次に、マイクロプロセツサからの
レンジ・データは、表示用インジケータ１７また
は他の使用のために別の航行用装置（図示せず）
に送信される。 レンジ処理装置１４によつて行われる時間測定
からのレンジ・データを得る演算の他に、マイク
ロプロセツサ１６は、送信装置１０および受信装
置１２の動作周波数を決定する周波数合成器１８
の制御を行い、および呼掛装置のためにＸチヤネ
ルまたはＹチヤネルの動作を確立するため、変調
器１１によつて生成されるパルス対の間隔の制御
を行う。 本発明の主題であるレンジ処理装置１４の概略
を第２図に示す。水晶発振器２１は、水晶２４の
接地点に対して正帰還がかゝる関係に接続された
インバータ２２，２３を有し、10.3568MHzで発
振する。インバータ２５でバツフアされたクロツ
ク発振器２１の出力は、共通クロツクバス３２を
介してクロツクされる４個のカスケード接続され
た４−ビツト・カウンタ２７−３０で形成される
16ビツト同期カウンタ２６でカウントされる。カ
ウンタ２６は、パワー・デテクタ１５第１図から
の、問合せパルスの送信を示すパルスが現われる
と、動作を始める。この負方向パルスはインバー
タ３３で反転され、正のＪ入力としてＪ−Ｋフリ
ツプ・フロツプ３４に入力される。これによつ
て、フリツプ・フロツプ３４のＱ出力は、カウン
タ２７の入力Ｐをイネーブルする正レベルにセツ
トされる。フリツプ・フロツプ３４のＱ出力は、
カウンタ３０からのキヤリー・アウトが発生する
まで、高レベルのままである。カウンタ３０から
のキヤリー・アウトは、カウンタ２６に最大カウ
ントの65535クロツク・パルスが蓄積された時に
発生する。続いて、カウンタ３０からのオーバ
ー・フロー即ちキヤリーが後続のクロツク・パル
スによつて発生し、これは、NANDゲート３５
を介してフリツプ・フロツプ３４の入力に送ら
れ、そのＱ出力を低レベルにする。カウンタ段２
７−３０の出力QA−QDは、各々、16ビツトの
レンジ／制御バス３６の各ラインR0−R15に接
続される。バス３６上のデータは、地上応答装置
から受信した応答をRAM内の適当な番地に記憶
するための制御を行ない、そして、マイクロプロ
セツサによつて使用される時間測定データを提供
する。 応答装置からの応答が記憶されるレンジ・ビン
は、1024×４ビツトのスタテイツクRAM３７、
４ビツトラツチ３８、４ビツト・フルアダー３
９、およびトライ・ステートバツフア４１−４４
によつて構成される。RAMの番地A0−A9はレ
ンジ・カウンタ２６の出力であるデジツトR6−
R15によつてアクセスされる。４ビツト・データ
出力Ｄ０−Ｄ３は、ラツチ３８の入力１Ｄ−４Ｄ
に接続される。ラツチ３８の各々の出力１Ｑ−４
Ｑは、アダー３９の入力Ａ１−Ａ４に接続され、
相補出力１−４は、ANDゲート４５、ORゲ
ート４６、およびインバータ４７を経て、共通入
力として、アダー３９の入力Ｂ１，Ｂ３、および
Ｂ４に接続される。和出力Ｅ１−Ｅ４の各々は、
バツフア４１−４４を介して、RAM３７のデー
タ入出力接続点Ｄ０−Ｄ４に接続される。RAM
３７のリード／ライト動作およびラツチ３８のイ
ネーブル化は、Ｊ−Ｋの負側エツジでトリガされ
るフリツプ・フロツプ４８によつて制御される。
フリツプ・フロツプ４８の入力ＪとＫは、カウン
タ２６の出力をカウンタ段２７のリツプル・キヤ
リー出力と組合わせるNANDゲート４９、およ
びインバータ５１によつて提供される。カウンタ
出力Ｒ５は、ANDゲート５２によつて、ノーマ
ルハイの信号と組合わせられる。ゲート５
２の出力は、NANDゲート５３で、フリツプ・
フロツプ４８のＱ出力と組合わせられ、この
NANDゲート５３の出力がラツチ３８、バツフ
ア４１−４４、およびRAM３７のリード／ライ
ト動作を後述のように制御する。 ビデオプロセツサ１３によつてリード線５３上
に出力される応答装置からの有効な応答は、Ｄタ
イプの正エツジでトリガされるフリツプ・フロツ
プ５５にCLR入力を供給するNANDゲート５４
内で、フリツプフロツプ３４のイネーブル出力と
組合わせられる。出力はORゲート４６でAND
ゲート４５の出力と組合わされ、NANDゲート
５７でNANDゲート５６の出力と組合わせられ
る。ゲート４６と５７の出力は、アダー３９に入
力Ｂ２を与えるNANDゲート５８で組合わせら
れる。 ラツチ３８、アダー３９、および、ゲート４５
−４７と５６−５８は、応答装置からの応答が受
信された時にレンジ・ビンの内容に２を加算し、
レンジ・ビンがアドレスされている間に応答が受
信されない時にレンジ・ビンの内容から１を減算
し、レンジ・ビンの内容が０であつて応答のない
時と、内容が14または15であつて応答が受信され
た場合にはそのレンジ・ビンの内容を変えないよ
うにするために使用される。応答装置からの応答
は、次のようにしてRAMに記憶される。 カウンタ２６は、問合せ信号の発信時にフリツ
プ・フロツプ３４から出力される高レベルのＱ出
力でイネーブルされると、10.3568MHzのクロツ
クパルスを、

【表】 の数までカウントする。RAM３７はこのうちの
より上位の数字R6……R15でアドレスされる。
これらの数字の全ては、カウンタ２６に10進表示
の64個のクロツクパルスが蓄積されるまでは０で
ある。以降、これらの、R6……R15の各々は、
64（10進表示）クロツクパルスが蓄積される毎に
１ずつ加算される。このため、RAM３７のアド
レスA0……A9は、0.5nmのレンジのセグメント
に対応する6.179μs間隔で２進表示列によつてア
ドレスされる。（こゝで12.359μs＝1.0nmである。）
RAM３７は、各々が１レンジ・ビンを形成する
1024アドレス位置を含み、これによつて、応答装
置からの応答が、最大512nmのレンジの適当なレ
ンジ・ビン内に蓄積できるようになつている。 応答装置の応答がライン５３上に出されると、
ゲート５４の出力が低レベルになり、これによつ
てフリツプ・フロツプ５５を直ちにリセツトし、
そのＱ出力にハイ・シグナルを生じる。この時点
でアドレスされているRAMの位置の内容が０で
あれば、ゲート４５の出力は高レベルとなり、ゲ
ート４６の出力も高レベルで、ゲート４７の出力
は低レベルとなり、デジツトＢ１，Ｂ３、および
Ｂ４は０となる。ゲート５７の出力は低レベル、
ゲート５８の出力は高レベルとなり、デジツトＢ
２は高レベル（即ち１）とされるので、これによ
つて、２（10進表示）を上記の特定なRAM位置
の内容に加算する。 RAMの位置がアドレスされている間に応答装
置からの応答が受信されなくて、そのアドレスの
内容が０であれば、フリツプ・フロツプ５５の
出力は低レベルのままであり、ゲート４５，４
６、および５６の全出力は０となるが、ゲート５
７の出力は高レベルになる。インバータ４７およ
びゲート５８の出力は共に低レベルで、デジツト
Ｂ１，Ｂ３，Ｂ４、およびＢ２は全て０であるの
で、このRAMの位置の内容は０のまゝである。 直前の問合せ中に、特定のRAMの位置がアド
レスされている状態で応答が受信されると、その
アドレスの内容は１から15の間のある値をとる。
この内容が両端を含めて１から15の間のある値で
ある場合に、応答が受信されたときには、フリツ
プ・フロツプ５５の出力は高レベルに、ゲート
４５の出力は低レベルになり、ゲート４６の出力
は高レベルに、ゲート５７の出力は低レベルにな
る。更に、インバータ４７の出力は低レベルに、
ゲート５８の出力は高レベルとなつて、２（十進
表示）が、上記メモリ位置の内容に加算される。
メモリの内容が14または15で、応答が受信される
と、ゲート４５の出力は低レベルに、ゲート４６
の出力は高レベルになるが、ゲート５６の出力は
低レベルに、ゲート５７の出力は高レベルにな
る。この結果、インバータ４７とゲート５８の両
出力は低レベルとなり、メモリ内容には０が加算
される。 アドレスされているRAMの位置に両端を含め
て１から15のいずれかの値が記憶されていて、そ
の位置がアドレスされている間に応答が受信され
ない場合には、フリツプ・フロツプ５５のＱ出力
は低レベルのままである。ゲート５６の出力状態
にかゝわらずに、ゲート４５と４６の出力はとも
に低レベルで、ゲート５７の出力は高レベルであ
り、インバータ４７とゲート５８の両出力は高レ
ベルとなる。この結果、デジツトＢ１，Ｂ３，Ｂ
４、およびＢ２は全て１となり、２進数字1111が
上記メモリ位置の内容に加算される。この動作に
よつて、メモリ内容は、２つの補数を用いる方法
で、１だけ減算される。 負方向エツジでトリガされるＪ−Ｋフリツプ・
フロツプ４８、NANDゲート４９と５３、イン
バータ５１、およびANDゲート５２は、RAM
３７のリード／ライト動作を制御する。ゲート５
３からの高レベル出力によつて、RAM３７はリ
ードモードにされ、トライステート・バツフア４
１−４４はデイスエーブルされる。次に、ビン・
アドレスA_nに記憶されたデータはRAM３７の出
力Ｄ０−Ｄ３に得られ、このデータはラツチ３８
の出力１−４にも現われ、これらの補数デー
タがラツチ３８の出力１Ｑ−４Ｑで得られる。 RAMの1024の位置の各々は、R5の低レベルの
半サイクルの始点でアドレスされ、このアドレス
はR5サイクルが完全に終了するまでは進められ
ない。第３図のタイミング図を参照して、カウン
タ２６の出力R6−R15の値、０からFFFF（16進
表示）を示す任意のアドレスA_nを選択すれば、
ビンA_nはR5が低レベルになつた時に初めてアド
レスされ、このアドレスは次の負方向遷移が発生
するまで続き、この遷移時点でアドレスA_nは加
算されて次のビンA_n+1をアクセスできるように
なる。 低レベルのR5は、ノーマリー・ハイである
ANDゲート５２の入力と結合されて、ゲ
ート５２からの低レベル出力を生成する。このゲ
ート５２からの低レベル出力によつて、フリツ
プ・フロツプ４８のＱ出力の状態に拘らずに、ゲ
ート５３の出力は高レベルとなる。ゲート５３か
らの高レベル出力は、RAM３７をリード・モー
ドにしトライステート・バツフア４１−４４をデ
イスエーブルする。ゲート５３からの出力が高レ
ベルである間に、RAM３７のＤ０−Ｄ３のデー
タ出力の読取値はラツチ３８の出力１−４に
直接現われる。ビンA_nの中央で、R5は高レベル
となり、ゲート５３の出力を低レベルにする。ゲ
ート５３からの低レベル出力は、R5の遷移の直
前に出されるRAM３７のＤ０／−Ｄ３の値をラツ
チ３８に取込み、トライステート・バツフア４１
−４４をイネーブルし、RAM３７をライト・モ
ードにする。 ビンA_nがアドレスされている期間中、アドレ
スA_nの終りの直前の半クロツクサイクルを除い
て、検出されたビデオパルスが現われれば、また
は、現われなければ、直前の問合せサイクルで蓄
積されたビンA_nの内容は、その時点の問合せサ
イクルに適当なように加算または減算されて、ア
ダー３９のΣ１−Σ４出力に現われる。これらの
Σ１−Σ４出力は、RAMの位置A_nに更新後の内
容として、アドレス期間A_nの中央を始点として
書込まれ、その時点で、ゲート５３は低レベルと
なり、アドレス期間A_nの終了直前まで、低レベ
ルのままである。RAM３７は、自身に対するア
ドレスが変更される時点では、誤りデータが書き
込まれるのを防ぐために、リード・モードでなけ
ればならない。アドレス変更の直前にRAM３７
のライト・モードを終了させるのは、NANDゲ
ート４９とフリツプ・フロツプ４８の機能であ
る。カウンタ段２７が一杯になると、即ち、16ク
ロツク・サイクル毎に、１クロツク・サイクル長
のリツプル・キヤリアウト（RCO）の正極性パ
ルスが生成される。カウンタ段２７のRCO出力
は、カウンタ段２８のR4、R5出力と共に、
NANDゲート４９の入力を供給する。ゲート４
９の出力は、ゲート４９の全入力が高レベルなら
ば、ビン・アドレスA_nの終了の１サイクル前に、
低レベルとなる。ゲート４９からの低レベル出力
は、フリツプ・フロツプ４８のＪ入力に印加され
て、インバータ５１によつてフリツプ・フロツプ
４８のＫインプツト用に反転されて、クロツクパ
ルスの負方向エツジが現われると、アドレスA_n
の半クロツクサイクル前に、フリツプ・フロツプ
４８を高レベルから低レベルに変化させる。フリ
ツプ・フロツプ４８からの低レベル出力は、高レ
ベルのR5と共に、RAM３７のアドレスA_nにお
けるライト・モードを終了させるNANDゲート
５３からの高レベル出力を生成し、次のビン・ア
ドレスA_n+1を生成するために、R5よりも半クロ
ツクサイクル前に低レベルとなる。 RAM内の各位置がアドレスされると、その内
容がANDゲート６１とORゲート６２によつてデ
コードされる。この内容の値が６（十進数）以上
であると、ゲート６２の出力は高レベルになる。
ゲート６２からの高レベル出力は、レンジ・ゲー
トを開いて、RAMの特定のアドレス即ちレン
ジ・ビンに割り当てられた時間間隔内に発生した
応答により、当該応答の正確な受信時刻における
レンジ・カウンタ２６の出力値がシフト・レジス
タに記載され、これを有効なレンジ・データとし
てマイクロプロセツサ（第１図）が使用できるよ
うにする。同様に、該レンジ・ゲートの直前また
は直後の半レンジ・ビンに対応する時間内の応答
も、正確なレンジ・カウントをシフトレジスタに
記憶させて、有効なレンジ・データとしてマイク
ロプロセツサが使用できるようにする。レンジ・
ゲートは、次に記述する要素で構成される。 ゲート６２の出力は、Ｄタイプの正エツジでト
リガされるフリツプ・フロツプ６３と、ANDゲ
ート６４の１個の入力に接続される。フリツプ・
フロツプ６３のクリア入力は、正電圧源に接続さ
れ、このフリツプ・フロツプのプリセツト入力は
ノーマリ・ハイである。Ｊ−Ｋの負エツジでトリ
ガされるフリツプ・フロツプ６５の出力は、
ANDゲート６４の他の入力に供給される。フリ
ツプ・フロツプ６５のＪ入力およびプリセツト入
力は、正電圧源に接続され、このフリツプ・フロ
ツプのＫ入力は接地される。NANDゲート５４
の出力はORゲート６６の１方の入力に接続され
る。フリツプ・フロツプ６５のクリア入力はゲー
ト６６の出力から得られる。ゲート６４は、Ｊ−
Ｋタイプの正エツジでトリガされるフリツプ・フ
ロツプ６７のＪ入力を供給する。フリツプ・フロ
ツプ６７へのＫ入力は、正電圧源に接続され、こ
のフリツプ・フロツプのプリセツト入力はORゲ
ート６８から得られる。フリツプ・フロツプ６７
のＱ出力は、ORゲート６６の他の入力および、
ANDゲート６９への１方の入力を供給する。 レンジ・カウンタ２６からの入力R0−R15は、
レンジ・バス３６を通して、16ビツトパラレル・
ロード・シフトレジスタ７１に送られる。ORゲ
ート６６は、NANDゲート７４−７９とインバ
ータ８１とからなる同期回路７３を、インバータ
７２を介して制御する。10.3568MHzのクロツ
ク・パルスが、NANDゲート７６の１入力とし
て、更に、インバータ８１を経てNANDゲート
７４の１入力として印加される。ゲート５４から
の負パルスとして現われて、検出されたビデオ・
パルスが、ORゲート６６に送られるが、この
ORゲートの他の入力はノーマリ・ローである。
これによつて、同期回路７３へ供給される正パル
スがインバータ７２の出力に現われる。インバー
タ７２からの正パルスによつてイネーブルされる
と、同期回路７３は、ライン８２上に次に現われ
る正クロツク・パルスを、負パルスとして線８３
に送出する。インバータ７２の出力が高レベルで
ある間には、このようなパルスは１個だけ通過す
る。ライン８３上の負パルスによつて、レンジ・
カウントの値は、シフト・レジスタ７１にロード
されるようにレンジ・バス３６上に出される。シ
フト・レジスタ７１の内容は、ORゲート８４を
通るマイクロプロセツサ１３からのストロブパル
スによつて、順次アンロードされる。シフト・レ
ジスタ７１の出力は、ゲート６９がイネーブルさ
れていればANDゲート６９を介して、更にトラ
イステート・バツフア８５を介してDOライン８
６に送出される。 シフト・レジスタ７１の内容にかかわらず、フ
リツプ・フロツプ６７のＱ出力が低レベルであれ
ば、ゲート６９からはデータは送出されない。あ
るレンジ・ゲート以内に、即ち、該レンジ・ゲー
トの半幅に対応する、直前または直後のレンジ・
ゲート内に応答が受信されるまで、フリツプ・フ
ロツプ６７は高レベル状態へとトリガされること
はない。 レンジ・ゲートの動作を第４ａ図から第４ｄ図
を参照して明らかにする。第４ａ図は、その時点
でアドレスされているレンジ・ビンには、ゲート
６１と６２とで設定される閾値を越えるだけの応
答が蓄積されていない時に、応答パルスを受信し
た場合を示す。レンジ・カウンタの出力Ｒ５の完
全な１サイクルは、１レンジ・ビンを形成する。
レンジ・ビンA_oは、R5パルスの後縁でアドレス
され、次のR5の後縁が現われるまでアドレスさ
れたままである。RAM３７へのアドレスは、次
のR5の完全な１サイクルの間にレンジ・ビン
A_o+1がアドレスされるように加算される。レン
ジ・ビンA_oもA_o+1も十分な応答を蓄積していな
いので、フリツプ・フロツプ６３へのＤ入力とも
なるORゲート６２の出力は、この期間、低レベ
ルのままであつて、フリツプ・フロツプ６３の
出力は高レベルである。ライン５３に出される検
出されたビデオ応答は、負パルスとしてゲート５
４を通過して、ORゲート６６の出力に負パルス
として現われる。インバータ７２は、このパルス
を、ANDゲート７６（ライン８３）の出力に１
個の負クロツク・パルスを生成する同期回路７３
に印加する。ライン８３上の負クロツクパルスに
よつて、レンジ・カウンタの出力R0−R15がバ
ス３６上に出されて、シフトレジスタ７１にロー
ドされる。同時に、ゲート６６の低レベル出力は
フリツプ・フロツプ６５をクリアし、その出力
を高レベルにリセツトする。次に現われる負方向
へのR5パルスは、ゲート６６の出力がこの時点
までに既に高レベルになつているので、フリツ
プ・フロツプ６５の出力を低レベルにする。この
動作の間、ANDゲート６４は、ゲート６２の出
力が低レベルであるので、低レベルのままであ
る。更に、この間、ORゲート６８は、フリツ
プ・フロツプ６３の出力が高レベルを保つので、
高レベルに保たれる。フリツプ・フロツプへのＪ
入力が低レベルで、そのプリセツト入力が高レベ
ルであれば、クロツクパルスは出力に変化を与え
ない。このため、フリツプ・フロツプ６７はロー
レベルのままであつて、ゲート６９をデイスエー
ブルし、後刻、問合せサイクル中にゲート６６を
通過するために現われることのある検出されたビ
デオパルスの出現を許容する。 第４ｂ図は、レンジ・ゲートを開くのに十分な
数の応答を受けたレンジ・ビンA_nがアドレスさ
れた状態を示している。このビンがアドレスされ
ると、ORゲート６２の出力が高レベルとなり、
フリツプ・フロツプ６３へのＤ入力を高レベルと
し、ANDゲート６４を使用可能にする。次の正
方向R5パルスは、フリツプ・フロツプ６３が、
その出力を低レベルにするようにし、これによ
つてゲート６８がイネーブルされる。検出された
ビデオ応答が、ORゲート６６を通つて負パルス
として現われても、ゲート６８がフリツプ・フロ
ツプ６３によつてイネーブルされていないので、
この単一の負パルスはゲート６８を通過しない。
しかし、ゲート６４は、ゲート６２の高レベル出
力によつてイネーブルされるので、ゲート６６の
低レベル出力でリセツトされたフリツプ・フロツ
プ６５の高レベル出力はANDゲート６４を通
り、フリツプ・フロツプ６７のＪ入力を高レベル
にする。フリツプ・フロツプ６７は正方向パルス
によつてトリガされるが、インバータ８８は、こ
のフリツプ・フロツプをR5パルスの後縁に同期
させる。これ故に、そのＪ入力が高レベルの場
合、フリツプ・フロツプ６７は、R5の後縁で、
高レベルにトリガされて、後に現われる検出され
たビデオ応答がゲート６６を通つて送出されるの
を停止し、ゲート６９をイネーブルする。 第４ｃ図は、デジタル閾値を超えるのに十分な
数のパルスを受信したレンジ・ビンA_nの直前の
半レンジ・ビン内での応答受信を示す。この応答
を受信すると、ORゲート６６は低レベルにな
る。これは、レンジ・ビンA_nの直前、R5の1/2
正サイクルで発生する。レンジ・ビンA_nがアド
レスされると、ORゲート６２の出力は高レベル
になる。この間、ゲート６６の低レベル出力は、
ANDゲート７６の出力に単一クロツク・パルス
を生成し、これによつて、受信時にレンジ・カウ
ントをシフトレジスタ７１にロードさせる。ゲー
ト６６からの低レベル出力もフリツプ・フロツプ
６５をクリアし、その出力を高レベルにする。
フリツプ・フロツプ６５の出力は、R5の次の
後縁が現われるまで、高レベルに保たれる。レン
ジ・ビンA_nがアドレスされると、ゲート６２と
フリツプ・フロツプ６５との高レベル出力は、
ANDゲートの出力を高レベルにし、これによつ
て、フリツプ・フロツプ６７へのＪ入力が高レベ
ルとなり、更に、フリツプ・フロツプ６７はトリ
ガされて高レベルとなる。即ち、後に受信される
応答がゲート６６を通して伝送されるのを停止
し、ゲート６９をイネーブルして、シフト・レジ
スタ７１に記憶されたレンジ・カウントの読出し
が、ゲート７６を介して、クロツクパルスの生成
時に可能となるようにする。 第４ｄ図は、閾値を超えるのに十分な応答を受
信したレンジ・ビンA_nの直後の半レンジ・ビン
内での応答受信を示す。受信された応答パルスに
よつてORゲート６６の出力が低レベルとされ
て、ANDゲート７６によつて単一のクロツク・
パルスが送出され、この時点でレンジ・カウンタ
２６にある出力値をシフト・レジスタ７１にロー
ドする。レンジ・ビンA_nがアドレスされている
間は高レベルであるORゲート６２は、この間、
フリツプ・フロツプ６３のＱ出力を低レベルにす
る。この低レベル出力は、A_nに続くレンジ・ビ
ンの間にR5の1/2正サイクルの前縁が現われるま
で続く。フリツプ・フロツプ６３の低レベル出力
はORゲート６８を使用可能にし、ゲート７６か
らクロツクパルスが出されると、ゲート６８の出
力を低レベルにし、フリツプ・フロツプ６７のＱ
出力をプリセツトして高レベルにし、これ以降
ORゲート６６を通してのパルスの送出を停止
し、シフトレジスタ７１からの直列出力データの
送出のためにANDゲート６９を使用可能にする。

【図面の簡単な説明】

第１図は、航空機用DME装置の簡単なブロツ
ク図である。第２Ａ図乃至第２Ｄ図はキーイング
回路図で、本発明の一実施例によるレンジ処理装
置を示している。ここで、第２Ａ図は左上に、第
２Ｂ図は右上に、第２Ｃ図は左下に、第２Ｄ図は
右下に配置されて、全体で１の図を構成する。第
３図はタイミング図であり、本発明に使用される
ランダムアクセスメモリのリード／ライトモード
動作の制御を説明するためのものである。第４Ａ
図から第４Ｄ図は、タイミング図であり、各々、
下記条件において、本発明の範囲ゲートおよびデ
ータ出力機能の動作を説明するためのものであ
る。即ち、閾値を超える数の応答を蓄積していな
いレンジ・ビンに対する応答の受信と、閾値を超
えた数の応答を蓄積したレンジ・ビンに対する応
答の受信と、閾値を超える数の応答を蓄積したレ
ンジ・ビンA_nの直前の半レンジ・ビンでの応答
の受信と、閾値を超える数の応答を蓄積したレン
ジ・ビンA_nの直後の半レンジ・ビンでの応答の
受信とにおける動作についてである。 １０……送信装置、１１……変調器、１２……
受信装置、１３……ビデオプロセツサ、１４……
レンジ処理装置、１６……マイクロプロセツサ、
１７……インジケータ、１８……周波数合成器、
２１……クロツク発振器、２６……カウンタ、３
７……RAM、７１……シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 問合わせ信号を送信する手段と、 問合わせ信号に対する、地上局からの応答信号
   の受信を検出する手段と、 クロツクパルス源、問合わせ信号の送信後に経
   過した時間を決定するためのクロツクパルス・カ
   ウンタ、応答信号の受信時に前記カウンタの出力
   を記憶するカウンタ出力記憶手段、および、この
   記憶した出力を距離表示に変換するための手段を
   含むレンジ処理装置と を具備する航空機用距離測定装置であつて； 前記レンジ処理装置は： 距離測定装置からの問合わせ信号の送信を示す
   トリガ信号を与える手段を備え； 前記トリガ信号により、前記カウンタがその動
   作を開始させられて前記クロツクパルスを連続し
   た２進値で累積し； ランダムアクセスメモリ型で複数の記憶位置を
   有し、それらの記憶位置のそれぞれを前記カウン
   タの出力カウントに従つて個別にアクセスされる
   第１のメモリ手段を備え； アドレス中の１つの記憶位置の内容に対して、
   応答信号が検出された時には加算を行い、応答信
   号が検出されない時には減算を行う第１の論理手
   段を備え； 前記カウンタ出力記憶手段にはパラレルロード
   型の第２のメモリ手段が含まれており； 前記第２のメモリ手段を制御する第２の論理手
   段であつて、応答信号の検出時において、前記カ
   ウンタの出力を前記第２のメモリ手段へパラレル
   にロードし、かつ、アドレス中の記憶位置の内容
   が所定の閾値を越えるまでは前記第２のメモリ手
   段からの出力を阻止する第２の論理手段を備えて
   いる ことを特徴とする航空機用距離測定装置。 ２ 特許請求の範囲第１項に記載の航空機用距離
   測定装置において、前記第２の論理手段には： 前記第１のメモリ手段の記憶位置の１つがアド
   レスされた場合において、そのアドレスされた記
   憶位置の内容が所定の数値以上である時、レン
   ジ・ゲート信号を生成する手段と； そのレンジ・ゲート信号の発生から所定の時間
   内における第１の応答信号の受信を決定する決定
   手段と； この決定手段により制御され、前記第１の応答
   信号の後で第２の応答信号が検出された時に前記
   カウンタ出力の前記第２のメモリ手段へのロード
   を阻止する手段と が設けられることを特徴とする航空機用距離測定
   装置。 ３ 特許請求の範囲第２項に記載の航空機用距離
   測定装置において、前記第１の論理手段は、アド
   レス中の１つの記憶位置の内容に対して加算を行
   うときには当該内容に第１の数の加算を行い、ア
   ドレス中の１つの記憶位置の内容に対して減算を
   行うときには当該内容から第１の数よりも小さい
   第２の数の減算を行うことを特徴とする航空機用
   距離測定装置。 ４ 特許請求の範囲第３項に記載の航空機用距離
   測定装置において、前記第１の論理手段は、アド
   レス中の１つの記憶位置の内容が０よりも大きい
   時のみ減算を行うことを特徴とする航空機用距離
   測定装置。 ５ 特許請求の範囲第３項に記載の航空機用距離
   測定装置において、前記第１のメモリ手段の記憶
   位置のそれぞれの記憶容量には制限があり、前記
   第１の論理手段は、前記第１の数と前記内容との
   和がその制限内にあるときのみ、第１の数の加算
   を行うことを特徴とする航空機用距離測定装置。