JPS59155773A - 航空機用距離測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は航空機用の距離測定装置（ＤＭＥ　）に関する
。特に、距離測定装置は、航空機の間合せ信号に対して
の地上応答局からの真の応答を、エコー、他の航空機か
らの間合せ信号に対する応答局の応答、および応答局か
ら送信されるランダム信号等によって発生する誤り応答
から高速で区別することができる、距離測定装置に用い
られるレンジ処理装置に関する。

〔従来技術〕

アナログタイプの信号処理回路を用いた距離測定装置は
多年商用に供されている。最近では、ディジタル信号処
理回路の有する長所が種々の技術を用いて多かれ少なか
れ効果的に利用されている。

それらの長所には有効応答信号をより高速で得ること、
およびより正確な距離測定が含まれている。

地上局は全ての間合せ信号に対して、同一のパルス間隔
を有するパルス対を用いて、同一の送信周波数で応答す
るので、各航空機は自分の間合せ信号に対する応答を、
その間合せ信号とそれに続く応答信号との間のコヒーレ
ンジ〜を設定することによってのみ識別できる。コヒー
レンシーは、連続する間合せサイクル中に受信した応答
信号のいくつかが間合せ信号の送信後の一定の時刻でグ
ループにまとめられることで設定され、これによって、
そのグループ化された応答信号が有効な応答である可能
性が高いことを示す。

応答信号のコヒーレンシーの決定に必要な時間は、しば
しば、信号獲得時間または、信号探査時間と呼ばれるが
、航空機用距離測定装置の重要な特性である。この信号
探査時間は常に、短いことが望ましい。局走査タイプ装
置であって、航空機に搭載される航行装置に使用される
もので、距離６１す定を１台の航空機と複数の地上局と
の間で高速かつ連続して行う場合には、信号探査時間が
最小であることは決定的に重要である。

米国特許第４　、　（１２８、６９８号（ＤＭＥ　Ａｐ
ｐａｒａｔｕｓａｎｄ　Ｍｅｔｈｏｄ、Ｍｉｌｌｅｒ　
ｅｔ、ａｌ、　、　Ｊｕｎｅ　７．１９７７　）は、応
答のコヒーレンシーを設定するためのディジタル装置と
、有効応答が決定された後にレンジ・ゲートを生成する
ためのハイブリッド・アナログ／ディジタル装置を備え
たレンジ処理装置を開示している。この装置では、第１
間合せサイクルからの応答信号がロードされる循環式メ
モリとしてシフトレジスタが使用される。このような応
答信号は、第２および第３間合せサイクル中に受信され
た応答信号との時間上の一致を決定するためにシフトア
ウトされる。第２および第３間合せサイクルの期間中に
、一致した応答が検出された場合には、この装置は探査
モード（サーチ・モード）から追跡モード（トランク・
モード）に切替わり、これ以降、間合せサイクルの５０
％にのみ、応答の一致が要求される。

〔発明の概要〕

本発明においては、応答信号のコヒーレンシーは、応答
をランダムアクセスメモリへ、一連のレンジ・セグメン
トに対応したアドレス位置に、ロードすることで設定さ
れる。いずれの特定のレンジに対して与えられる応答も
、数値の２をそのレンジ・ビンの内容に力旧痺する結果
となる。直前に加算されたあるレンジ・ビンでのそれに
続く間合せサイクルにおいて応答がない場合には、その
ビンの内容から１が減算される。あるビンの内容は、あ
る閾値（望ましい実施例でば６である）を越えた場合に
、そのレンジビンでの応答が有効とされる。

本発明において、応答のコヒーレンシーを設定するため
に必要な間合せサイクル数の最小値は、最も望ましい環
境下での、Ｍｉｌｌｅｒ等の装置と同様に３である。し
かしながら、一つおきの間合せサイクルにおいて応答が
ないという条件では、Ｍｉｌｌｅｒ等のシステムは、交
互に現われる応答のコヒーレンシーを設定することはで
きないが、本発明によればこのようなコヒーレンジ＝も
、６個の間合せサイクル後に設定でへる。

本発明による航空機用距離測定装置のだめのレンジ処理
装置は、望ましい環境でなくても最小の時間で間合せ信
号に対する有効な応答を識別するという利点がある。

本発明の他の利点は、より高い信頼性と精度のために完
全なディジタル回路装置を備えた航空機用距離測定装置
のだめのレンジ処理装置を提供することである。

本発明は、クロックと、制御カワンタと、ランダムアク
セスメモリ（ＲＡＭ）装置と、高精度シフトレジスタと
、関連論理回路を含む距離測定装置のためのディジタル
レンジ処理装置を備えている。

制御カウンタは、送信された間合せパルスがその最大量
の５（）係に達すると、各間合せパルスの始まりにおい
てクロックパルスの合算を始動する。

間合せパルス後の時間インターバルは、制御カワンタに
よって、各々が６２μｓの長さを有する１０２４個の期
間に分割される。これらの期間は、０５海里中の連続す
るレンジビンの列とみなすこともできる。パルスが処理
装置に受信されて、地上の応答装置からの有効な応答と
してデコードされると、応答を受信した時刻に対応する
特定なレンジビンに１カウントとして２が加算される。

レンジビンがイネーブルされている間に応答が受信され
なければ、その特定なレンジビンの内容から１カウント
として１が減算される。間合せ後の各レンジビンに対し
て、それ以前の連続した複数の間合せに応じて、そのレ
ンジ・ビン内で発生した応答の積算イ直を有するカウン
トができる。コヒーレントな応答がない場合には、ラン
ダム応答の積算値は（）に近ずく傾向になる。コヒーレ
ントな応答がある場合には、この積算値は闇値をこえる
まで増加する。閾値をこえると、超過したカウントを有
するレンジビンを中心としてレンジ・ゲート・ウィンド
ウが生成される。

実際のレンジを決定するために、高速かつ高精度のシフ
トレジスタに、制御カウンタによって積算されたその時
点のカウントが、パラレル・モードされる。レンジ・ゲ
ートが生成されるまで、シフトレジスタからの出力は阻
止きれる。レンジ・ゲートが生成されると、そのゲート
内に現われる第１応答は、応答受信の時刻に対応したカ
ラントチ、シフトレジスタへの以降のロード処理を停止
Ｆする。間合せサイクルの終了時点で、シフトレジスタ
の内容がマイクロプロセッサにとり出され、そこで既知
の一定の遅延に対しての補正が行なわれ、フィルタ処理
と変換処理を経て、表示捷たは他の使用のために距離の
重信にされる。

〔実施例」 第１図は距離測定装置のだめの航空機用呼掛装置の概略
ブロック図である。送信機１０は、ＩＯ２５Ｍ）Ｔｚか
ら１１．５１１ＭＨｚの周波数の低帯域（Ｌ−バンド）
で動作する。送信装置は、この周波数帯域内の１２６チ
ヤネルのいずれかに同調でき、これらのチャネルは更に
ＸチャネルとＸチャネルに分割され、これによって、呼
掛装置は２５６個の地上応答局のいずれかを選択するこ
とができる。送信機は、Ｘチャネル動作時に１２μｓ間
隔のパルス対を、寸たは、Ｘチャネル動作時に３６μｓ
間隔のパルス対を、毎秒３１１パルスのくり返し率で生
成する変調器１１からのパルス変調を受ける。

間合せパルスの受信後の一定の遅延、５０μｓ経過時に
、地上応答装置は、自身がＸチャネル局として動作して
いるかＹチャネル局として動作しているかによって、Ｘ
チャネル用の１２μｓまたはＸチャネル用の３０μｓ間
隔のパルス対で、間合せ周波数よりも６３ＭＨｚ高い周
波数寸たけ低い周波数で、応答する。

周波数帯域９６２ＭＨｚから１２１３Ｍ）Ｔｚ　で動作
している呼掛は装置の受信装置１２によって受信された
応答パルス対は、ビデオ・プロセッサ１３で検出され、
有効性を検証される。ビデオ・プロセッサ１３は、受信
されたパルスのパルスＩＪ、間隔、および振幅を検査す
る。有効応答であることが確認されると、レンジ処理装
置１４に、信号が送出される。

範囲処理装置はビデオプロセッサからの入力を、以下の
３主要機能を実行するために使用する。即ち、コヒーレ
ントな応答の位置決定、エコ一応答の排除、および演算
時間遅延測定である。送信機のパワー・デテクタ１５が
間合せパルスを検出すると、レンジ処理装置は時間測定
を始動する。各応答装置からの送信は受信機１２で受信
され、ビデオプロセッサによって検証されて、レンジ処
理装置のランダムアクセスメモリ（ＲＡＭ）へその０１
２４の位置のうち、ビデオプロセッサ１３からの出力信
号の現出時刻に応じた適当な場所に記憶される。ビデオ
プロセッサ１３からの出力には、間合せに対する他の航
空機からの応答、間合せに対する該当する航空機からの
有効な応答、このような有効応答のエコー、および間合
せパルスを応答装置が受信しない場合にさえ発生する応
答装置によって送信されるランダム・スフインタ・パル
スが含まれる。

ある特定のレンジ・ビンに集められた応答が予め定めら
れた閾値に達すると、そのレンジ・ピン内に発生すべき
次の有効応答によって、その応答に関する時間測定値を
記憶し、レンジ・レディ・ステータス信号がマイクロプ
ロセッサ１６に送信される。マイクロプロセッサ１６は
、時刻測定値から既知の遅延時間を減することによって
、レンジ処理装置１４からの時刻測定値をレンジ・デー
タに変換する。次に、マイクロプロセッサからのレンジ
・データは、表示用インジケータ１７または他の使用の
ために別の航行用装置（図示せず）に送信される。

レンジ処理装置１４によって行われる時間測定からのレ
ンジ・データを得る演算の他に、マイクロプロセッサ１
６は、送信装置１０および受信装置１２の動作周波数を
決定する周波数合成器１８の制御を行い、および呼掛装
置のためにＸチャネルまたはＸチャネルの動作を確立す
るため、変調器１１によって生成されるパルス対の間隔
の制御を行う。

本発明の主題であるレンジ処理装置１４の概略を第２図
に示す。水晶発振器２１は、水晶２４の接地点に対して
正帰還がか＼る関係に接続されたインバータ２２．２３
を有し、１．０．３５６８　ＭＨｚで発振する。インバ
ータ２５でバッファされたクロック発振器２１の出力は
、共通りロックバス３２を介してクロックされる４個の
カスケード接続された４−ビット・カウンタ２７−３０
で形成される１６ビツト同期カウンタ２６でカウントさ
れる。

カウンタ２６は、パワー・デテクタ器１５からの、間合
せパルスの送信を示すパルスが現われると、動作を始め
る。この負方向パルスはインバータ３３で反転され、正
のＪ入力としてＪ−にフリップ・フロップ３４に入力さ
れる。これによって、クリップ・フロップ３４のＱ出力
は、カウンタ２７の入力Ｐをイネーブルする正レベルに
セットされる。

フリップ・フロップ３４のＱ出力は、カウンタ３０から
のキャリー・アウトが発生するまで、高レベルの−まま
である。カウンタ３０からのキャリー・アウトは、カウ
ンタ２６に最大カウントの６５，５３５クロツク・パル
スが蓄積された時に発生する。続いて、カウンタ３０か
らのオーバー・フロー即ちキャリーが後続のクロック・
パルスによって発生し、これは、ＮＡＮＤゲート３５を
介してクリップ・フロップ３４のに入力に送られ、その
Ｑ出力を低レベルにする。カウンタ段２７−３０の出力
ＱＡ−ＱＤハ、各々、１６ビツトのレンジ／制御バス３
６の各ラインＲ［］　−Ｒ１５に接、読される。バス３
６上のデータは、地上応答装置から受信した応答をＲＡ
Ｍ内の適当な番地に記憶するだめの制御を行ない、そし
て、マイクロプロセッサによって使用される時間測定デ
ータを提供する。

応答装置からの応答が記憶されるレンジ・ビンは、１　
＋１２４　Ｘ　４ビツトのスタティックＲＡＭ３７．４
ピツトラツチ３８．４ビツト・フルアダー３９、および
トライ・ステートバッファ４１−４４によって構成され
る。ＲＡＭの番地Ａ　Ｏ−Ａ　９はレンジ・カウンタ２
６の出力であるデジットＲ６−Ｒ１５によってアクセス
される。４ビツト・データ出力ＤＯ−Ｄ３　　は、ラッ
チ３８の入力ＩＤ−４Ｄに接続される。ラッチ３８の各
々の出力ＩＱ−４Ｑは、アダー３９の入力Ａｌ−Ａ４に
接続され、相補出力で一４Ｑは、に■ゲート４５、ＯＲ
ゲート４６、およびインバータ４７を経て、共通入力と
して、アダー３９の入力Ｂ１．Ｒ３、およびＲ４に接続
される。総出力１−４の各々は、バッファ４１−４４を
介して、ＲＡＭ３７のデータ入出力接続点Ｄ（］−Ｄ４
に接続される。ＲＡＭ３７のリード／ライト動作および
ランチ３８のイネーブル化は、Ｊ−にの負側エツジでト
リガされるフリップ・フロップ４８によって制御される
。クリップ・フロップ４８の入力ＪとＫは、カウンタ２
６の出力をカウンタ段２７のリップル・キャリー出力と
組合わせるＮＡＮＤゲート４９、およびインバータ５１
によって提供される。カウンタ出力Ｒ５は、ＡＮＤゲー
ト５２によって、ノーマルハイのＴＥＳＴ信号と組合わ
せられる。ゲート５２の出力は、ＮＡＮＤゲート５３で
、フリップ・フロップ４ＢのＱ出力と組合わせられ、こ
のＮＡＮＤゲート５３の出力がランチ３８、バッファ４
１−４４、およびＲＡＭ３７のリード／ライト動作を後
述のように制御する。

ビデオプロセッサ１３によってリード線５３上に出力さ
れる応答装置からの有効な応答は、Ｄタイプの正エツジ
でトリガされるフリップ・フロップ５５にＣＬＲ入力を
供給するＮＡＮＤゲート内で、フリップフロップ３４の
イネーブル出力と組合わせられる。出力頁はＯＲゲート
４６で郡ゲート４５の出力と組合わされ、ＮＡＮＤゲー
ト５７でＮＡＮＤゲート５６の出力と組合わせられる。

ゲート４６と５７の出力は、アダー３９に入力Ｂ２を与
えるＮＡＮＤゲート５８で組合わせられる。

ラッチ３８、アダー３９、および、ゲート４５−４７と
５６−５８は、応答装置からの応答が受信された時にレ
ンジ・ビンの内容に２を加算し、レンジ・ビンがアドレ
スされている間に応答が受信されない時にレンジ・ビン
の内容から１を減算し、レンジ・ビンの内容が０であっ
て応答のない時と、内容が１４または１５であって応答
が受信された場合にはそのレンジ・ビンの内容を変えな
いようにするために使用される。応答装置からの応答は
、次のようにしてＲＡＭに記憶される。

カウンタ２６は、間合せ信号の発信時にフリツプ・フロ
ップ３４から出力される高レベルのＱ出力でイネーブル
されると、１０．３５６８ＭＨｚのクロックパルスを、 Ｒ１，５Ｒ１４Ｒ１３Ｒ］２　Ｆａｌ　Ｒｌｆ）１’ｌ
Ｒ８ｇ７１’１６Ｒ５ＴＬ４　Ｒ３Ｅ２ＲＩ　Ｈ）Ｄ　
　ｆｌ　　１１　０　１］　　ｔ）Ｏｎ　Ｏｆｌｏｏ　
　ｆｌｏ（１（１（１６進表示）Ｏｆｌ　　　　　　Ｏ
Ｏの数から始めて、 Ｒ１５Ｒ１４Ｒ１３Ｒ１２ｍｌＲ］ｔｌＲ９Ｒ８Ｒ７Ｒ
６Ｒ５Ｒ４Ｒ３Ｅ２ＲＩＲ１］、　　１　１　１　１．
　１　１１　１１．　１　１１１１１（１，６進表示）
Ｆ　　　　　　　Ｆ　　　　　　　Ｆ　　　　　　ＦＯ
数までカウントする。ＲＡＭ３７はこのうちのより上位
の数字Ｒ６・・・・Ｒ１５でアドレスされる。これらの
数字の全ては、カウンタ２６に１（〕進表示の６４１固
のクロックパルスが蓄積されるまではＯである。以降、
これらの、Ｒ６・・・・Ｒ１５の各々は、６４（Ｈ）進
表示）クロックパルスが蓄積される毎に１ずつ加算され
る。このため、ＲＡＭ３７のアドレスＡ（］・・・・Ａ
９は、０．５ｎｍのレイクのセグメントに対応する６、
１７９μＳ間隔で２進表示列によってアドレスされる。

（こ＼で１２．３５９μｓ＝ｌｊｌｎｍである。）ＲＡ
Ｍ３７は、各々がルンジ・ビンヲ形成するＩＦ）２４ア
ドレス位置を含み、これによって、応答装置からの応答
が、最大５１２ｎｍのレンジの適当なレンジ・ピン内に
蓄積できるようになっている。

応答装置の応答がライン５３上に出されると、ゲート５
４の出力が低レベルになり、これによって７リツプ・フ
ロップ５５を直ちにリセットし、そのＱ出力にハイ・シ
グナルを生じる。この時点でアドレスされているＲＡＭ
の位置の内容が【】であれば、ゲート４５の出力は高レ
ベルとなり、ゲート４６の出力も高レベルで、ゲート４
７の出力は低レベルとなり、デジッ）Ｂｌ、Ｂ３、およ
びＢ４はＯとなる。ゲート５７の出力は低レベル、ゲー
ト５８の出力は高レベルとなり、デジッ）Ｂ２は高レベ
ル（即ち１）とされるので、これによって、２　（ｉ　
（１進表示）を上記の特定なＲＡＭ位置の内容に加算す
る。

ＲＡＭの位置がアドレスされている間に応答装置からの
応答が受信されなくて、そのアドレスノ内容が０であれ
ば、フリップ・フロップ５５のす出力は低レベルのまま
であり、ゲート４５，４６、および５６の全出力はＯと
なるが、ゲート５７の出力は高レベルになる。インバー
タ４γおよびゲート５８の出力は共に低レベルで、デジ
ッ）Ｂｌ。

Ｂ３　、　Ｂ４　、およびＢ２は全て０であるので、こ
のＲＡＭの位置の内容は０のま＼である。

直前の間合せ中に、特定のＲＡＭの位置がアドレスされ
ている状態で応答が受信されると、そのアドレスの内容
は１から１５の間のある値をとる。

この内容が両端を含めてｌから１５の間のある値である
場合に、応答が受信されたときには、クリップ・フロッ
プ５５の互出力は高レベルに、ゲート４５の出力は低レ
ベルになり、ゲート４６の出力は高レベルに、ゲート５
７の出力は低レベルになる。更に、インバータ４７の出
力は低レベルに、ゲート５８の出力は高レベルとなって
、２（十進表示）が、上記メモリ位置の内容に加算され
る。

メモリの内容が１４または１５で、応答が受信されると
、ゲート４５の出力は低レベルに、ゲート４６の出力は
高レベルになるが、ゲート５６の出力は低レベルに、ゲ
ート５１の出力は高レベルになる。この結果、インバー
タ４Ｔとゲート５８の両出力は低レベルとなり、メモリ
内容には０が加算される。

アドレスされているＲＡＭの位置に両端を含めて１から
１５のいずれかの値が記憶されていて、その位置がアド
レスされている間に応答が受信されない場合には、クリ
ップ・フロップ５５のＱ出力は低レベルのままである。

ゲート５６の出力状態にか＼わらずに、ゲート４５と４
６の出力はともに低レベルで、ゲート５７の出力は高レ
ベルであり、インバータ４７とゲート５８の両出力は高
レベルとなる。この結果、デジットＢｌ　、　Ｂ３　、
　Ｂ４、およびＢ２は全て１となり、２進数字１１１１
が上記メモリ位置の内容に加算される。この動作によっ
て、メモリ内容は、２の補数を用いる方法で、１だけ減
算される。

負方向エツジでトリガされるＪ−にフリップ・フロップ
４８、ＮＡＮＤゲート４９と５３、インバータ５１、お
よび駒ゲート５２は、ＲＡＭ３７のリード／ライト動作
を制御する。ゲート５３からの高レベル出力によって、
ＲＡＭ３７はリードモードにされ、トライステート・バ
ッファ４１−４４はディスエーブルされる。次に、ビン
・アドレスＡｍに記憶されたデータはＲＡＭ３７の出力
Ｄ＋１−Ｄ３に得られ、このデータは出力面−繞にも現
われ、これらの補数データがラッチ３８の出力ＩＱ−４
Ｑで得られる。

Ｗの１．　（］　２４の位置の各々は、低レベルＲ５の
半サイクルの始点でアドレスされ、このアドレスはＲ５
サイクルが完全に終了するまでは進められない。第３図
のタイミング図を参照して、カウンタ３７の出力Ｒ６−
４１５の値、０からＦＦＦＦ（１６進表示）を示す任意
のアドレスＡｍを選択すれば、ピンＡｍはＲ５が低レベ
ルになった時に初めてアドレスされ、このアドレスは次
の負方向遷移が発生するまで続き、この遷移時点でアド
レスＡｍは加算されて次のビンＡｍ＋１をアクセスでき
るようになる。

低レベルのＲ５は、ノーマリ−・ハイであるＭのゲート
５２のＴＥＳＴ入力と結合されて、ゲート５２からの低
レベル出力を生成する。このゲート５２からの低レベル
出力によって、フリップ・フロップ４８のＱ出力の状態
に拘らずに、ゲート５３の出力は高レベルとなる。ゲー
ト５３がらの高レベル出力は、ＲＡＭ３７をリード・モ
ードにしトライステート・バッファ４１−４４をディス
エーブルする。ゲート５３からの出力が高レベルである
間に、ＲＡＭ３γのＤＩ−Ｄ３のデータ出力の読取値は
ラッチ３８の出力角−＾に直接現われる。ビンＡｍの中
央で、Ｒ５は高レベルとなり、ゲート５３の出力を低レ
ベルにする。ゲート５３からの低レベル出力は、Ｒ５の
遷移の直前に出されるＲＡＭ３７のＤｊＪ−Ｄ３の値を
ラッチ３８に取込み、トライステート・バッファ４１−
４４をイネーブルし、ＲＡＭ３７をライト・モードにす
る。

ピンＡｍがアドレスされている期間中、アドレスＡｍの
終りの直前の半クロツクサイクルを除いて、検出された
ビデオパルスが現われれば、脣たは、現われ外ければ、
直前の間合せサイクルで蓄積されたピンＡｍの内容は、
その時点の間合せサイクルに適当なように加算または減
算されて、アダー３９のΣ１−Σ４出力に現われる。こ
れらのΣ１−Σ４出力は、ＲＡＭの位置Ａｍに（新漬の
内容として、アドレス期間Ａｍの中央を始点として書込
まれ、その時点で、ゲート５３は低レベルとなり、アド
レス期間Ａｍの終了直前まで、低レベルのままである。

ＲＡＭ３７は、自身に対するアドレスが変更される時点
では、誤りデータが書き込まれるのを防ぐために、リー
ド・モードでなければならない。アドレス変更の直前に
ＲＡＭ３７のライト・モードを終了させるのは、ＮＡＮ
Ｄゲート４９とフリップ・フロップ４８の機能である。

カウンタ段２７が一杯になると、即ち、１６クロツク・
サイクル毎に、１クロツク・サイクル長のリップル・キ
ャリアラ）　（ＲＣＯ）の正極性パルスが生成される。

カウンタ段２７のＲＣＯ出力は、カウンタ段２８のＲ４
、Ｒ５出力と共に、ＮＡＮＤゲート４９の入力を供給す
る。ゲート４日の出力は、ゲート４９への全入力が高レ
ベルならば、ピン・アドレスＡｍの終了の１サイクル前
に、低レベルとなる。

ゲート４９からの低レベル出力は、クリップ・フロップ
４ＢのＪ入力に印加されて、インバータ５１によってフ
リップ・フロップ４８のにインプット用に反転されて、
クロックパルスの負方向エツジが現われると、アドレス
Ａｍの半クロツクサイクル前に、フリップ・フロップ４
８を高レベルから低レベルに変化させる。フリップ・７
０ツブ４８からの低レベル出力は、高レベルのＲ５と共
に、ＲＡＭ３７のアドレスＡｍにおけるライト・モード
を終了させるＮＡ　ＮＤゲート５３からの高レベル出力
を生成し、次のビン・アドレスＡｍ＋１を生成するため
に、Ｒ５よりも半クロツクサイクル前に低レベルとなる
。

ＲＡＭ内の各位置がアドレスされると、その内容が駒ゲ
ート６１とＯＲゲート６２によってデコードされる。こ
の内容の値が６（十進数）以上であると、ゲート６２の
出力は高レベルになる。ゲ−トロ２からの高レベル出力
は、レンジ・ゲートを開いて、その特定のＲＡＭのアド
レス即ちレンジ・ビンに割当てられた時間間隔内に発生
する応答装置からの応答は、該応答が受信された正確な
時刻におけるレンジ・カウンタ２６の出力値がシフト・
レジスタに記憶され、有効なレンジ・データとしてマイ
クロプロセッサ（第１図）で使用できるようにする。同
様に、該レンジ・ゲートの直前または直後の半レンジ・
ビンに対応する時間内の応答も、正確なレンジ・カウン
トをシフトレジスタに記憶させて、有効なレンジ・デー
タとしてマイクロプロセッサが使用できるようにする。

レンジ・ゲートは、次に記述する要素で構成される。

ゲート６２の出力は、Ｄタイプの正エツジでトリガされ
るフリップ・フロップ６３と、瓜ゲート６４の１個の入
力に接続される。フリップ・フロップ６３のクリア入力
は、正電圧源に接続され、このフリップ・フロップのプ
リセット入力はノーマリ・ハイである。Ｊ−にの負エツ
ジでトリガされるフリップ・フロップ６５の４出力は、
Ｎ［Ｆ］ゲート６４の他の入力に供給される。フリップ
・フロップ６５のＪ入力およびプリセット入力は、正電
圧源に接続され、このフリップ・フロップのに入力は接
地される。ＮＡＮＤゲート５４の出力はＯＲゲート６６
の１方の入力に接続される。フリップ・フロップ６５の
クリア入力はゲート６６の出力から得られる。ゲート６
４は、Ｊ−にタイプの旧エツジでトリガされるフリップ
・フロップ６７のＪ入力を供給する。フリップ・フロッ
プ６７へのに入力は、正電圧源に接続され、このフリッ
プ・フロップのプリセント入力はＯＲゲート６８から得
られる。フリップ・フロップ６７のＱ出力は、ＯＲゲー
ト６６の他の入力および、ＡＮＤゲート６９への１方の
入力を供給する。

レンジ・カウンタ２６からの入力Ｒｆ１−４１．５は、
レンジ・バス３１−通して、１６ピツトパラレル・ロー
ド・シフトレジスタ７１に送られる。ＯＲゲート６６は
、ＮＡＮＤゲート７４−７９とインバータ８１とからな
る同期回路７３を、インバータ７２を介して制御する。

１０．３５６８ＭＨｚのクロック・パルスが、ＮＡＮＤ
ゲート７６の１人力として、更に、インバータ８１を経
てＮＡＮＤゲート７４の１入力として印加される。ゲー
ト５４からの負パルスとして現われて、検出されたビデ
オ・パルスが、ＯＲゲート６６に送られるが、このＯＲ
ゲートの他の入力はノーマリ・ローである。これによっ
て、同期回路Ｔ３へ供給される正パルスがインバータ７
２の出力に現われる。インバータ７２からの正パルスに
よってイネーブルされると、同期回路７３は、ライン８
２上に次に現われる正クロック・パルスを、負パルスと
して線８３に送出する。

インバータ７２の出力が高レベルである間には、このよ
うなパルスは１個だけ通過する。ライン８３上の負パル
スによって、レンジ・カウントの値は、シフト・レジス
タ７１にロードされるようにレンジ・バス３６上に出さ
れる。シフト・レジスタ７１の内容は、ＯＲゲート８４
を通るマイクロプロセッサ１３からのストロブパルスに
よって、順次アンロードされる。シフト・レジスタＴ１
の出力は、ゲート６９がイネーブルされていればＭ■ゲ
ート６９を介して、更にトライステート・バッファ８５
を介してＤｏライン８６に送出される。

シフト・レジスタ７１の内容にかかわらず、フリップ・
フロップ６７のＱ出力が低レベルであれば、ゲート６９
からはデータは送出されない。あるレンジ・ゲート以内
に、即ち、該レンジ・ゲートの半幅に対応する、直前ま
たは直後のレンジ・ゲート内に応答が受信されるまで、
フリップ・フロップ６７は高レベル状態へとトリガされ
ることはない。

レンジ・ゲートの動作を第４ａ図から第４ｄを参照して
明らかにする。第４ａ図は、その時点でアドレスされて
いるレンジ・ビンには、ゲート６１と６２とで設定され
る閾値を越えるだけの応答が蓄積されていない時に、応
答パルスを受信した場合を示す。レンジ・カウンタの出
力Ｒ５の完全な１サイクルは、ルンジ・ビンを形成する
。レンジ・ビンＡｎは、Ｒ５パルスの後縁でアドレスさ
れ、次のＲ５の後縁が現われるまでアドレスされたまま
である。ＲＡＭ３７へのアドレスは、次のＲ５の完全な
１サイクルの間にレンジ・ビンＡｎ＋１がアドレスされ
るように加算される。レンジ・ビンＡｎもＡｎ＋］も十
分な応答を蓄積していないので、フリップ・フロップ６
３へのＤ入力ともなるＯＲゲート６２の出力は、この期
間、低レベルの−ｉ：まであって、フリップ・フロップ
６３のり出力は高レベルである。ライン５３に出される
検出されたビデオ応答は、負パルスとしてゲート５４を
通過して、ＯＲゲート６６の出力に負パルスとして現わ
れる。インバータ７２は、このパルスを、に［Ｆ］ゲー
ト７６（ライン８３）の出力に１個の負クロック・、パ
ルスを生成する同期回路７３に印加する。

ライン８３上の負クロックパルスによって、レンジ・カ
ウンタの出力ＲＯ−Ｒ１５がバス３６上に出されて、シ
フトレジスタ７１にロードされる。同時に、ゲート６６
の低レベル出力はクリップ・フロップ６５をクリアし、
その大出力を高レベルにリセットする。次に現われる負
方向へのＲ５パルスは、ゲート６６の出力がこの時点ま
でに既に高レベルになっているので、フリップ・フロッ
プ６５の出力を低レベルにする。この動作の間、に中ゲ
ート６４は、ゲート６２の出力が低レベルであるので、
低レベルのままである。更に、この間、ＯＲゲート６８
は、フリップ・フロップ６３の出力が高レベルを保つの
で、高レベルに保たれる。フリップ・フロップへのＪ入
力が低レベルで、そのプリセット入力が高レベルであれ
ば、クロックパルスは出力に変化を与えない。このため
、フリップ・フロップ６７はローレベルのままでおって
、ゲート６９をディスエーブルし、後刻、間合せサイク
ル中にゲート６６を通過するために現われることのある
検出されたビデオパルスの出現を許容する。

第４ｂ図は、レンジ・ゲートを開くのに十分な数の応答
を受けたレンジ・ビンＡｍがアドレスされた状態を示し
ている。このビンがアドレスされると、ＯＲゲート６２
の出力が高レベルとなり、フリップ・フロップ６３への
Ｄ入力を高レベルとし、腕ゲート６４を使用可能にする
。次の正方向Ｒ５パルスは、フリップ・フロップ６３が
、その大出力を低レベルにするようにし、これによって
ゲート６Ｂがイネーブルされる。検出されたビデオ応答
が、ＯＲゲート６６を通って負パルスとして現われても
、ゲート６日がフリップ・フロップ６３によってイネー
ブルされていないので、この単一の負パルスはゲート６
８を通過しない。しかし、ゲート６４は、ゲート６２の
高レベル出力によってイネーブルされるので、ゲート６
６の低レベル出力でリセットされたフリップ・フロンプ
ロ５の高レベル互出力はＡＮＤゲート６４を通り、クリ
ップ・フロップ６７のＪ入力を高レベルにする。フリッ
プ・フロップ６７は正方向パルスによってトリガされる
が、インバータ８８は、このスリップ・フロップをＲ５
パルスの後縁に同期させる。これ故に、そのＪ入力が高
レベルの場合、クリップ・フロップ６７は、Ｒ５の後縁
で、高レベルにトリガされて、後に現われる検出された
ビデオ応答がゲート６６を通って送出されるのを停止し
、ゲート６９をイネーブルする。

第４Ｃ図は、デジタル閾値を超えるのに十分な数のパル
スを受信したレンジ・ビンＡｍの直前の半レンジ・ビン
内での応答受信を示す。この応答を受信すると、ＯＲゲ
ート６６は低レベルに々る。

これは、レンジ・ビンＡｍの直前、Ｒ５のイ正サイクル
で発生する。レンジ・ビンＡｍがアドレスされると、Ｏ
Ｒゲート６２の出力は高レベルになる。この間、ゲート
６６の低レベル出カバ、にのゲート７６の出力に単一ク
ロック・パルスを生成し、これによって、受信時にレン
ジ・カワントをシフトレジスタ７１にロードさせる。ゲ
ート６６からの低レベル出力もフリップ・７０ツブ６５
をクリアし、その４出力を高レベルにする。フリップ・
フロップ６５の大出力は、Ｒ５の次の後縁が現われるま
で、高レベルに保たれる。レンジ・ビンＡｍがアドレス
されると、ゲート６２と７リツプ・フロップ６５との高
レベル出力は、Ｍのゲートの出力を高レベルにし、これ
によって、フリップ・フロップ６７へのＪ入力が高レベ
ルとなり、更に、フリップ・フロップ６７はトリガされ
て高レベルとなる。即ち、後に受信される応答がゲート
６６を通して伝送されるのを停止し、ゲート６９ｆｉｌ
ネーブルして、シフト・レジスタ７１に記憶されたレン
ジ・カウントの読出しが、ゲート７６を介して、クロッ
クパルスの生成時に可能となるようにする。

第４ｄ図は、閾値を超えるのに十分な応答を受信したレ
ンジ・ビンＡｍの直後の半レンジ・ビン内での応答受信
を示す。受信された応答パルスによってＯＲゲート６６
の出力が低レベルとされて、ＡＮＤゲート７６によって
単一のクロック・パルスが送出され、この時点でレンジ
・カウンタ２６にある出力値をシフト・レジスタ７１に
ロードする。

レンジ・ビンＡｍがアドレスされている間は高レベルで
あるＯＲゲート６２は、この間、フリップ・フロップ６
３のＱ出力を低レベルにする。この低レベル出力は、Ａ
ｍに続くレンジ・ビンの間にＲ５のイ正サイクルの前縁
が現われるまで続く。

スリップ・フロップ６３の低レベル出力はＯＲケート６
８を使用可能にし、ゲート７６からクロックパルスが出
されると、ゲート６８の出力をイ氏レベルにし、フリッ
プ・フロップ６７のＱ出力をプリセットして高レベルに
し、これ以降ＯＲゲート６６を通してのパルスの送出を
停止Ｅシ、シフトレジスタ７１からの直列出力データの
送出のためにかのゲート６９を使用可能にする。

【図面の簡単な説明】

第１図は、航空機用ＤＭＥ装置の簡単なブロック図であ
る。 第２Ａ図乃至第２Ｄ図はキーイング回路図で、本発明の
一実施例によるレンジ処理装置を示している。ここで、
第２Ａ図は左上に、第２Ｂ図は右上に、第２Ｃ図は左下
に、第２Ｄ図は右下に配置されて、全体で１の図を構成
する。 第３図はタイミング図であり、本発明に使用されるラン
ダムアクセスメモリのリード／ライトモード動作の制御
を説明するためのものである。 第４Ａ図から第４Ｄ図は、タイミング図であり、各々、
下記条件において、本発明の範囲ゲートおよびデータ出
力機能の動作を説明するだめのものである。即ち、閾値
を超える数の応答を蓄積していないレンジ・ビンに対す
る応答の受信と、閾値を超えた数の応答を蓄積したレン
ジ・ビンに対する応答の受信と、閾値を超える数の応答
を蓄積したレンジ・ビンＡｍの直前の半レンジ・ビンで
の応答の受信と、閾値を超える数の応答を蓄積したレン
ジ・ビンＡｍの直後の半レンジ・ビンでの応答の受信と
における動作についてである。 １０・・・・送信装置、１１・・・・変調器、１２・・
・・受信装置、１３・・・・ビデオプロセッサ、１４・
・・・レンジ処理装置、１６・・・・マイクロプロセッ
サ、１７・・・・インジケータ、１８・・・・周波数合
成器。 ％許出願人　　　ｆ・ペンディックス・コーポレーショ
ン代理人　　山　川　政　樹（ｅゼム１名）アメリカ合
衆国３３４３３フロリダ 州ポカ・レイトン・エランド・ ストリー　ト１０７４０ ０発　明　者　ジエームズ・バートン・ジョンズ・ジュ
ニア アメリカ合衆国３３４４１フロリダ 州デイアフイールド・ビーチ・ アパートメント３０ツクロード ３３ ０発　明　者　リチャード・ヴアン・フレイジャー・ジ
ュニア アメリカ合衆国８０３０２コロラド 州ボルダ−・ハイツ・リッジビ ュー・レーン７６０ 特許庁長官殿　　　　　　　”３１′″　ぬ４．ぞ５　
。 １、事件の表示 昭和５＆年特　　　許願第２３３ワワ＋号２、令日目の
名称 畿皇檄■肛↓屹規１１定甚置 ３、補正をする者 事件との関係　　　　特　　　　許出願人名称（氏名）
す′・べ′シア゛イ゛／７λコー７ｉＢｉコシ乏ムニニ
４の１」何　　昭和Ｃ；’？年　ろ月と１日゛−′ と補正の対象 図　　　　面こ第２９図ｐ ■補正の内容 別紙の通り

Claims (1)

1. 【特許請求の範囲】 （１）間合せ信号を送信するための装置と、地上局から
   の応答信号を受信するための装置と、レンジ処理装置と
   を具備し、前記レンジ処理装置は、クロックパルス源と
   、間合せ信号の発信後に経過した時間を決定するための
   クロックパルスカウンタと、応答信号の受信時に前記カ
   ウンタの出力を記憶するための装置と、記憶されたカウ
   ンタの出力を距離表示に変換するだめの手段とを含む航
   空機用距離測定装置であって； 各々が前記カウンタの特定の出力カウントによってアド
   レスされる複数の別々な記憶位置を有する第１メモリ装
   置と、 応答信号が検出された時にアドレスされている前記記憶
   位置の内容を加算し、応答信号が検出されない時に前記
   記憶位置の内容を減算するための第１論理装置と、 前記応答信号の検出時刻にアドレスされている前記第１
   メモリ装置の記憶位置の内容が予定の閾値をこえるまで
   、前記記憶されたカウンタ出力を、前記記憶されたカウ
   ンタ出力を距離表示に変換するための装置に送出するこ
   とを阻止するためのゲート装置を制御するだめの第２論
   理装置とを、範囲処理装置に備えていることを特徴とす
   る航空機用距離測定装置。 （２、特許請求の範囲第１項に記載の航空機用距離測定
   装置において、前記第２論理装置には、前記第１メモリ
   装置の記憶位置の１個がアドレスされて、アドレスされ
   た位置の内容が予定の数値以上である時にレンジ・ゲー
   ト信号を生成するための装置と、 応答信号が前記レンジ・ゲート信号の生成からの予定の
   時間内に受信された時に、記憶されたカウンタの出力を
   前記変換装置に送信することを許可するため、前記第２
   論理装置によって制御されるゲート装置とを具備したこ
   とを特徴とする航空機用距離測定装置。 （３）特許請求の範囲第２項記載の航空機用距離測定装
   置において、前記第１論理装置は、前記記憶位置の１個
   の内容を加算する時に前記内容に第１の数を加算し、前
   記記憶位置の１個の内容を減算する時に前記内容から第
   ２の数を減算し、前記第１の数は、前記第２の数よりも
   大きいことを特徴とする航空機用距離測定装置。 （４）特許請求の範囲第３項記載の航空機用距離測定装
   置において、前記第１論理装置は、前記記憶位置の１個
   の内容が０よりも大きい場合にのみ、アトルスされてい
   る前記記憶位置の１個の内容を加算するように働くこと
   を特徴とする航空機用距離測定装置。 （５）特許請求の範囲第３項記載の航空機用距離測定装
   置において、前記第１メモリ装置の前記記憶位置の各々
   は制限された容量であって、前記第１論理装置は、アド
   レス場れている記憶位置の１個の内容に、前記第】の数
   と、前記内容との合計が前記容量内である場合にのみ、
   加算するように動作することを特徴とする航空機用距離
   測定装置。 （６）特許請求の範囲第１項記載の航空機用距離測定装
   置において、前記第１メモリ装置はランダム・アクセス
   ・メモリ装置を含むことを特徴とする航空機用距離測定
   装置。 （７）特許請求の範囲第６項記載の航空機用距離測定装
   置において、前記クロック・パルス・カウンタは並列形
   式の多ビツト２ａ数出力を生じ、前記第１メモリ装置の
   前記ランダム・アクセス・メモリ装置は前記カウンタの
   高位デジットでアドレスされ、前記ランダム・アクセス
   ・メモリの各記憶位置は、前記カウンタが前記高位デジ
   ツトの最下位数字をインクリメントするために十分な数
   の前記クロックパルスを積算するに必要な時間に等しい
   期間、アドレスされることを特徴とする航空機用距離測
   定装置。 （８）特許請求の範囲第２項記載の航空機用距離測定装
   置において、前記レンジ・ゲート信号によって制御され
   る前記ゲート装置は、前記ランダム・アクセス・メモリ
   の各記憶位置がアドレスされる期間の半分よりも大きく
   はない期間、前記応答信号によって、高論理状態に設定
   され得る論理要素を含み、前記ゲート装置は、前記応答
   信号が前記レンジ・ゲート信号の期間の半分よりも大き
   くない時間、前記レンジ・ゲート信号に先行または遅れ
   ている場合、前記記憶されたカウンタの出力を前記変換
   装置に送信することを許可するため、前記高位論理状態
   に感応することを特徴とする航空機用距離測定装置。