JPH0415932A - 半導体製造装置 - Google Patents
半導体製造装置Info
- Publication number
- JPH0415932A JPH0415932A JP2120760A JP12076090A JPH0415932A JP H0415932 A JPH0415932 A JP H0415932A JP 2120760 A JP2120760 A JP 2120760A JP 12076090 A JP12076090 A JP 12076090A JP H0415932 A JPH0415932 A JP H0415932A
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- JP
- Japan
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- circuit
- dut
- relay
- resistor
- terminal
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- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体製造装置、特に半導体装１の検査工
程に関するものである。
程に関するものである。
半導体製造装置における半導体集積回路Ｃ以下ＩＣと略
称する）のテストには、被測定ＩＣ（以下ＤＬＩＴと略
称する）の周辺に抵抗やリレーを配置した周辺回路が用
いられている。
称する）のテストには、被測定ＩＣ（以下ＤＬＩＴと略
称する）の周辺に抵抗やリレーを配置した周辺回路が用
いられている。
第４図は従来のＤＵＴ周辺回路図である。第４図におい
て、ｆＪ）はＤＵＴ、（２ａ） 〜（２ｈ）はリードリ
レー、（３ａ） 〜（３ｇ）は抵抗、（Ｇ）はＧＮＤ
（接地）を表わし、Ｄ ＬＪ Ｔ ｆｉｌからの延長線
の行き先はテスタへ行っている（図中は表示していない
）。（４ｂ）〜（４−）はＤＵＴの端子番号である。
て、ｆＪ）はＤＵＴ、（２ａ） 〜（２ｈ）はリードリ
レー、（３ａ） 〜（３ｇ）は抵抗、（Ｇ）はＧＮＤ
（接地）を表わし、Ｄ ＬＪ Ｔ ｆｉｌからの延長線
の行き先はテスタへ行っている（図中は表示していない
）。（４ｂ）〜（４−）はＤＵＴの端子番号である。
次に動作について説明する１図中のリードリレ（２ａ）
〜（２ｈ）は、その制御をテスタがらの制御信号によっ
て各々独立に、且つ任意に０Ｎ１０ＦＦ出来る。また、
これら制御信号は、テスタのテストプログラム（ＤＵＴ
をテストする高番こテスタのＯＳソフトのもとで実行さ
れるプログラムで、通常テスタユーザーがプログラミン
グするもの）の中で、テスト中必要に応して設定されう
る。抵抗（３ａ）〜（３ｇ）ば、測定条件等に従って予
め必要な値のものを必要なりＵＴ：４子の傍に配置され
ている。
〜（２ｈ）は、その制御をテスタがらの制御信号によっ
て各々独立に、且つ任意に０Ｎ１０ＦＦ出来る。また、
これら制御信号は、テスタのテストプログラム（ＤＵＴ
をテストする高番こテスタのＯＳソフトのもとで実行さ
れるプログラムで、通常テスタユーザーがプログラミン
グするもの）の中で、テスト中必要に応して設定されう
る。抵抗（３ａ）〜（３ｇ）ば、測定条件等に従って予
め必要な値のものを必要なりＵＴ：４子の傍に配置され
ている。
例えば、ＤＵＴ＠子（４ｃ）において、成る測定の条件
として抵抗（３ａ）を介してＧＮＤにつなぎたい場合、
テストプログラムでの命令に従って、リレー （２ｂ）
がＯＮＬ、てＤＵＴ端子（４Ｃ）が抵抗（３ａ）を介Ｌ
２−ζＧＮＤとつながる。
として抵抗（３ａ）を介してＧＮＤにつなぎたい場合、
テストプログラムでの命令に従って、リレー （２ｂ）
がＯＮＬ、てＤＵＴ端子（４Ｃ）が抵抗（３ａ）を介Ｌ
２−ζＧＮＤとつながる。
以下、図中に示す各リレー、抵抗も同様の使われ方をす
る。また、これらリレー、抵抗は各々複数でもって用い
られて測定に供与する場合もある。
る。また、これらリレー、抵抗は各々複数でもって用い
られて測定に供与する場合もある。
従来のＤＵＴ周辺回路は以上の様に構成されているので
、回路に組み込まれたリレーや抵抗が、正しい動作、正
しい値を維持しているか等の管理・校正が非常に困難で
あって、周辺回路に異常が発生した場合、ＤＵＴを正し
く測定することが出来ずに、良品のＤＵＴを不良と判定
したり、逆に、不良のＤＵＴを良品と判定してしまう等
、品質管理の面でも問題があった。
、回路に組み込まれたリレーや抵抗が、正しい動作、正
しい値を維持しているか等の管理・校正が非常に困難で
あって、周辺回路に異常が発生した場合、ＤＵＴを正し
く測定することが出来ずに、良品のＤＵＴを不良と判定
したり、逆に、不良のＤＵＴを良品と判定してしまう等
、品質管理の面でも問題があった。
この発明は上記の様な問題点を解消する為になされたも
ので、ＤＵＴ周辺回路の管理・校正が簡単に出来る様に
したＤＵＴ周辺回路評価回路を備えた半導体製造装置を
得る事を目的とする。
ので、ＤＵＴ周辺回路の管理・校正が簡単に出来る様に
したＤＵＴ周辺回路評価回路を備えた半導体製造装置を
得る事を目的とする。
この発明に係る半導体製造装置は、ＤＵＴ周辺回路評価
回路において、ＤＵＴの代りに評価回路担当のものを置
いて、リレーや抵抗の動作や値をチエツク出来る様にし
たものである。また、これらのチエツクの結果で得られ
るデータを元に、同回路に不具合が有る場合には、この
不具合個所を判別出来る様にしたものである。
回路において、ＤＵＴの代りに評価回路担当のものを置
いて、リレーや抵抗の動作や値をチエツク出来る様にし
たものである。また、これらのチエツクの結果で得られ
るデータを元に、同回路に不具合が有る場合には、この
不具合個所を判別出来る様にしたものである。
この発明における半導体製造装置は、ＤＵＴ周辺回路を
チエツクするとき、評価回路によって回路の動作状態が
チエツクされ、その結果によって不具合個所を判別する
。
チエツクするとき、評価回路によって回路の動作状態が
チエツクされ、その結果によって不具合個所を判別する
。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるＤＵＴ周辺回路図である
。第１図において、（５）はＤ Ｕ Ｔ ｆｉｌの代り
におかれた評価回路、（５ａ）、 （５ｂ）はこの評価
回路の中にある抵抗であり、値は既知であってきちんと
校正・管理されている。（６ａ）は評価回路（５）用の
端子、（２ａ） −（２ｈ）はＤＵＴ周辺回路内のり一
ドリレー、（３ａ）〜（３ｇ）はＤＵＴ周辺回路内の（
４ａ）〜（４−）はＤ ＋Ｊ Ｔの端子番号で評価回路
（５）の端子番号である。また、第２図、第３図は共に
第１図の部分拡大図であり、ここで（７）はテスタの計
測回路ユニ、ト（以下ＤＣ回路）を表わす。第２図はリ
レー（２ｂ）がＯＦＦの時を、第３図は同リレーがＯＮ
Ｌでいる時のチエツクをする様子を表わしたものである
。
図はこの発明の一実施例によるＤＵＴ周辺回路図である
。第１図において、（５）はＤ Ｕ Ｔ ｆｉｌの代り
におかれた評価回路、（５ａ）、 （５ｂ）はこの評価
回路の中にある抵抗であり、値は既知であってきちんと
校正・管理されている。（６ａ）は評価回路（５）用の
端子、（２ａ） −（２ｈ）はＤＵＴ周辺回路内のり一
ドリレー、（３ａ）〜（３ｇ）はＤＵＴ周辺回路内の（
４ａ）〜（４−）はＤ ＋Ｊ Ｔの端子番号で評価回路
（５）の端子番号である。また、第２図、第３図は共に
第１図の部分拡大図であり、ここで（７）はテスタの計
測回路ユニ、ト（以下ＤＣ回路）を表わす。第２図はリ
レー（２ｂ）がＯＦＦの時を、第３図は同リレーがＯＮ
Ｌでいる時のチエツクをする様子を表わしたものである
。
次に動作について説明する。第１図において、例えば端
子番号（４ｃ）につながっているリレー（２ｂ）の動作
をチエツクする場合について述べる。評価回路（５）の
うち、抵抗（５ａ）を用いて、端子（６ａ）をＤＣ回路
につないだとする。先に、リレー（２ｂ）をＯＦＦであ
る様に設定しておけば、ＤＣ回路を用いて成る既知の電
圧Ｅ、を与えるならば、第２図の如き回路においてＤＣ
回路で計測される′を流■。
子番号（４ｃ）につながっているリレー（２ｂ）の動作
をチエツクする場合について述べる。評価回路（５）の
うち、抵抗（５ａ）を用いて、端子（６ａ）をＤＣ回路
につないだとする。先に、リレー（２ｂ）をＯＦＦであ
る様に設定しておけば、ＤＣ回路を用いて成る既知の電
圧Ｅ、を与えるならば、第２図の如き回路においてＤＣ
回路で計測される′を流■。
はゼロである。逆に、リレー（２ｂ）をＯＮである様に
設定した場合には、同様にして■１ は次で表わされる
。
設定した場合には、同様にして■１ は次で表わされる
。
Ｅ。
ここでＲ１，は抵抗（５ａ）の抵抗値、Ｒ３ｍは同（３
ａ）の値、ｒ２ｂ はリレー（２ｂ）のＯＮＮ状待時触
抵抗値とする。これより各抵抗値の許容値やＤＣ回路の
測定誤差等を考慮して電流値１１の判定範囲を決めれば
よい、その様子を示すのが第３図である。
ａ）の値、ｒ２ｂ はリレー（２ｂ）のＯＮＮ状待時触
抵抗値とする。これより各抵抗値の許容値やＤＣ回路の
測定誤差等を考慮して電流値１１の判定範囲を決めれば
よい、その様子を示すのが第３図である。
もちろん、これらのリレー（２ｂ）の０Ｎ１０ＦＦやＤ
Ｃ回路による電圧印加を流測定は、ＤＵＴを測定してい
るテスタを用いてよく、必要な命令のチエツクプログラ
ムを実行させる事によって、測定結果も容易に得られる
。また、このテスタ本体については、別に用意しである
テスタ自己診断プログラム等のユーティリティによって
予めチエツクされうるので、第２図、第３図の様な方法
によってリレー（２ｂ）の動作の良／不良が容易に、且
つ正確に判る。
Ｃ回路による電圧印加を流測定は、ＤＵＴを測定してい
るテスタを用いてよく、必要な命令のチエツクプログラ
ムを実行させる事によって、測定結果も容易に得られる
。また、このテスタ本体については、別に用意しである
テスタ自己診断プログラム等のユーティリティによって
予めチエツクされうるので、第２図、第３図の様な方法
によってリレー（２ｂ）の動作の良／不良が容易に、且
つ正確に判る。
次に、第１図に示す抵抗（５ｂ）を用いる事によって上
記とほぼ同様の手順に従えば、リレー（２ｅ）について
もそのチエツクが行なえる事は明らかである。
記とほぼ同様の手順に従えば、リレー（２ｅ）について
もそのチエツクが行なえる事は明らかである。
なお、上記実施例では、ＤＵＴ周辺回路中のリレー（２
ｂ）、 （２ｅ）をチエツクする例を示したが、第１図
における評価回路の様子を追加・変更する事によって、
その他のリレー或いは抵抗値をチエツクする事が出来る
。
ｂ）、 （２ｅ）をチエツクする例を示したが、第１図
における評価回路の様子を追加・変更する事によって、
その他のリレー或いは抵抗値をチエツクする事が出来る
。
以上の様に、この発明によれば、ＤＵＴ周辺回路のチエ
ツクを、評価回路を用いて簡便に行なえる様にしたので
、ＩＣの検査においてこれら周辺回路の異常や経時変化
による不具合等を管理する事が出来て、検査における異
常を未然に防ぐ事が出来る様になり、検査装置全体の品
質向上にもつながる。また、もちろん、これら周辺回路
の設計製作の段階における初期のデバグ（虫出し）にも
使えるので、周辺回路の精度・性能の向上も期待出来る
０合わせて、検査工程におけるＱＣ管理や異常発生時の
フィードバックが容易に行なえ、また、これらの作業が
特定のテストエンジニアによってではなく、任意のテス
ト作業者にも出来うるなどの効果もある。
ツクを、評価回路を用いて簡便に行なえる様にしたので
、ＩＣの検査においてこれら周辺回路の異常や経時変化
による不具合等を管理する事が出来て、検査における異
常を未然に防ぐ事が出来る様になり、検査装置全体の品
質向上にもつながる。また、もちろん、これら周辺回路
の設計製作の段階における初期のデバグ（虫出し）にも
使えるので、周辺回路の精度・性能の向上も期待出来る
０合わせて、検査工程におけるＱＣ管理や異常発生時の
フィードバックが容易に行なえ、また、これらの作業が
特定のテストエンジニアによってではなく、任意のテス
ト作業者にも出来うるなどの効果もある。
第１図はこの発明の一実施例によるＤＵＴ周辺回路図、
第２図及び第３図は評価回路の部分拡大図、第４図は従
来のＤ ｔＪ Ｔ周辺回路図である。 図において、（１）はＤ Ｕ Ｔ、（２ａ） 〜（２ｈ
）はり−Ｆリレー、（３ａ） 〜（３ｇ＞は抵抗、（４
ａ） 〜（４ｗ）はＤＵＴの端子番号、（５）は評価回
路、（５ａ）、 （５ｂ）は評価回路内の抵抗、（６ａ
）は評価回路の端子、（７）はＤＣ回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第２図 第３図
第２図及び第３図は評価回路の部分拡大図、第４図は従
来のＤ ｔＪ Ｔ周辺回路図である。 図において、（１）はＤ Ｕ Ｔ、（２ａ） 〜（２ｈ
）はり−Ｆリレー、（３ａ） 〜（３ｇ＞は抵抗、（４
ａ） 〜（４ｗ）はＤＵＴの端子番号、（５）は評価回
路、（５ａ）、 （５ｂ）は評価回路内の抵抗、（６ａ
）は評価回路の端子、（７）はＤＣ回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第２図 第３図
Claims (1)
- 半導体製造装置において、半導体集積回路テストを半
導体集積回路を測定する為の測定条件を満足させる測定
周辺回路と半導体集積回路検査装置と組み合わせて所定
のテストテストを行い、上記測定周辺回路が正常に動作
していて正しいテストが行なえる状態に有るか否かを判
定し、異常が有ればその個所を特定する事が出来るよう
にした半導体集積回路測定周辺回路評価回路を備えた半
導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120760A JPH0415932A (ja) | 1990-05-09 | 1990-05-09 | 半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120760A JPH0415932A (ja) | 1990-05-09 | 1990-05-09 | 半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415932A true JPH0415932A (ja) | 1992-01-21 |
Family
ID=14794316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120760A Pending JPH0415932A (ja) | 1990-05-09 | 1990-05-09 | 半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927600B2 (en) | 2002-09-02 | 2005-08-09 | Hynix Semiconductor Inc. | Resistance calibration circuit in semiconductor device |
| JP2006140750A (ja) * | 2004-11-12 | 2006-06-01 | Nec Corp | 通信データモニタリングシステム及び方法並びにプログラム |
-
1990
- 1990-05-09 JP JP2120760A patent/JPH0415932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927600B2 (en) | 2002-09-02 | 2005-08-09 | Hynix Semiconductor Inc. | Resistance calibration circuit in semiconductor device |
| JP2006140750A (ja) * | 2004-11-12 | 2006-06-01 | Nec Corp | 通信データモニタリングシステム及び方法並びにプログラム |
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