JPH0415935A - 半導体素子分離領域の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、半導体集積回路を構成する各半導体素子を電
気的に分離する半導体素子分離領域の形成方法に関する
。

【従来の技術】

ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ
）、ＳＲＡＭ（スタティック・ランダム・アクセス・メ
モリ）等に代表される超ＬＳ　Ｉ（大規模集積回路）は
、３年に４倍の割合で容量か増大しており、ＤＲＡＭで
は２５６Ｋｂ、ＩＭｂが現在主に生産されている。また
、今後の主流となる４Ｍｂ、１６Ｍｂに関し鋭意検討が
進められており、さらには、６４Ｍｂ、２５６Ｍｂと発
展して行くものと予想される。 限られたチップ面積内でのこのような集積度の向上は、
集積回路を構成する各半導体素子の微細化によりもたさ
れたものである。例えば、現在１ＭｂＤＲＡＭに使用さ
れているＭＯＳ（メタル・オキサイド・セミコンダクタ
）トランジスタの最小寸法はおよそ１μ肩弱であり、今
後０．５μｒａ、　０　、２５μｌとさらに微細化され
て行くのは確実である。 同様に素子分離領域の縮小も高集積化には不可欠であり
、その分離幅も１μ肩未満、さらには、０５μ貫弱に狭
める必要か生じてきた。 一般に素子分離工程の形成には、選択酸化法と呼ばれる
手段が用いられている。この方法は、シリコン基板を覆
うシリコン窒化膜をバターニング開口し、露出したシリ
コン基板表面を選択的に酸化して、絶縁膜であるシリコ
ン酸化膜を形成するものである。 しかし、この方法は、選択酸化時に、シリコン窒化膜で
覆われている領域までシリコン基板の酸化が進行して、
バーズビークと呼ばれるソリコン酸化膜の広がりが生じ
るため、マスクサイズ通りの微細な分離領域を得ること
ができない。つまり、選択酸化法では、素子分離領域の
微細化に限度があり、今後の集積度の向上に対応するこ
とができない。しかも、十分に絶縁特性を得るべく一定
の膜厚を有する酸化膜を得るためには、長時間の酸化工
程が必要であり、酸化による体積膨張のためにノリコン
基板に応力がかかり、欠陥が発生して素子特性を劣化さ
せる問題もある。 このような問題を有する選択酸化法に代わる素子分離法
として、溝埋め込み分離法と呼ばれる方法が提案されて
いる。この方法はりソグラフィにより形成されたレジス
トパターンをエツチングマスクとして用いてシリコン基
板に溝を掘り、溝内部をシリコン酸化膜等の絶縁膜で埋
め込むものである。 ところで、半導体集積回路を構成する各素子は、限られ
たチップ面積内に非常に高密度に配置されているが、１
個のチップ内部において素子密度は一定ではなく様々で
ある。４ＭｂのＤＲＡＭを例にとれば、メモリーセル部
の隣接素子間の分離距離は１μｍ弱と非常に微細である
のに対して、周辺回路部では数μｍやあるいは数十μｍ
と、広い分離領域が存在する。素子分離工程では、これ
ら様々な幅を持つ分離領域を、同一の工程で形成する必
要かある。 第２図は従来の溝埋め込み分離法によって広い分離領域
と狭い分離領域とを同一工程により形成する様子を示し
ている。第２図に従って、従来の溝埋め込み分離法につ
いて説明する。 ■　まず、シリコン基板２１の上にリソグラフィ工程に
よりレジストパターン（図示せず）を形成上このレジス
トパターンをエツチングマスクとして用いて、肩幅Ｗｔ
を有する狭い溝２２と溝幅Ｗ２を有する広い溝２３を形
成する。ここで、狭い溝２２の溝幅Ｗｌはノリコン基板
２１に製作される集積回路において最小、一方、広い溝
２３の溝幅Ｗ２は最大である。また、溝２２．２３の深
さはｄであり、広い溝２３の溝幅Ｗ２は溝深ｄの２倍よ
り広い（第２図（ａ））。 ■　次に、気相成長法（以下、ＣＶＤ法という。）によ
り、シリコン基板２１上に膜厚ｔ２のシリコン酸化膜２
４を堆積する（第２図（ｂ））。 シリコン酸化膜２４は溝２２．２３の側壁にもンリコン
基板２１表面とほぼ間口速度で堆積するので、狭い溝２
２は溝幅Ｗｌの半分の膜厚で埋め尽くされる。一方、溝
幅か溝深の２倍より大きい溝２３の場合には、溝を埋め
尽くすのに少なくとも溝の深さｄに相当する膜厚のシリ
コン酸化膜２４を堆積する必要がある。結局、ノリコン
基板２１上の両方の溝を同時に埋め尽くすために必要な
シリコン酸化膜２４の膜厚しは溝の深さｄ以上であるこ
とが要求される。 また、シリコン酸化膜２４の表面は狭い溝２２の位置で
は比較的平坦であるか、溝幅が広くなるにつれて平坦性
がなくなり、広い溝２３の場合には、第２図（ｂ）に示
すように、溝の深さｄに相当する高さの段差が形成され
てしまう。 ■　上記段差をなくすために、リソグラフィ工程により
広い溝２３内にレジストパターン２５を形成する。これ
は、素子領域に存するシリコン酸化膜２４の除去工程に
おいて、広い溝２３内に存するシリコン酸化膜が除去さ
れないようにするためである。当然のことながら、レジ
ストパターン２５の膜厚ｔ３は溝の深さｄとほぼ等しく
、その幅Ｗ３は広い溝２３の幅Ｗ２からノリコン酸化膜
２４の膜厚ｔ２の２倍を差し引いた値以下であることが
望まれる。レジストパターン２５の形成後、レジストも
しくは他の回転塗布膜２６をその上に形成して、表面を
平坦化する（第２図（Ｃ））。 ■　最後に、回転塗布膜厚２６、レジスト２５およびソ
リコン酸化膜２４を素子領域におけるソリコン基板表面
２１７＞＜露出するまで等速度でエツチングして、素子
分離工程を終了する。 このように、溝埋め込み分離法は、リソグラフィ工程で
形成されたレジストパターンをエツチングマスクとして
シリコン基板に加工された溝の領域のみが分離領域とな
るため、リソグラフィの限界まで分離幅の縮小が可能で
あるので、高集積化の進む半導体集積回路の素子分離法
として適したものである。

【発明が解決しようとする課題】

しかしながら、従来の溝埋め込み素子分離法は、素子分
離領域２２．２３を規定するためのリングラフィ工程の
他に、広い分離領域２３におけるノリコン酸化膜２４の
段差をなくすべくレジストパターン２５を形成するため
のリソグラフィ工程があり、計２回のリソグラフィ工程
を必要とする。 しかも、後者のリソグラフィ工程は、広い分離領域２３
におけるシリコン酸化膜２４の凹部に正確にレジストパ
ターン２５を配置する必要かある／二め、厳密なマスク
アライメントが要求される。半導体集積回路の作製工程
において、リソグラフィ工程の追加は、工程時間を増加
させるのみならず、チップの歩留まりを低下させる大き
な要因となり、最終的に製品コストの増大を招くので、
極力避ける必要がある。 さらに、狭い溝２２においては、溝両側の側壁から成長
したＣＶＤシリコン酸化膜２４が溝の中央部でぶつかり
あって堆積するため、この溝中央部の酸化膜の膜質は弱
く、素子分離工程以後のフッ酸溶液処理によって溝中央
部の酸化膜が除去されて、スリットが形成されてしまう
。このように溝中央にスリットがあると、ゲート用多結
晶ノリコンなどの配線加工後にらスリット内に導電物質
か残ａし、隣接する配線間で電気的に短絡するという問
題がある。 そこで１本発明の目的は、素子分離領域形成の１こめの
工程時間の短縮、半導体集積回路の信頼性の向上、製造
コストの低減等を図るへく、素子分離領域を規定するた
めのリソグラフィ工程以外に全くリソグラフィ工程を必
要とせず、しかも、分離幅が狭い場合においても配線短
絡が生じず、したがって高い信頼性の得られる溝埋め込
み分離法を利用した半導体素子分離領域の形成方法を提
供することである。

【課題を解決するための手段】

上記目的を達成するため、本発明の素子分離領域の形成
方法は、半導体基板上に第１の絶縁膜を形成し、次に、
１回のリソグラフィ工程によって形成したレジストパタ
ーンをマスクとして、素子分離領域となる部分に存する
上記第１の絶縁膜と上記半導体基板をエツチングして、
上記半導体基板に溝を形成し、次に、上記レジストパタ
ーンを除去して、第２の絶縁膜を上記溝の内壁および」
二記第１の絶縁膜上に形成し、次に、全面エツチングを
行うことにより、上記溝の側壁にのみ上記第２の絶縁膜
を残すと共に、上記溝の底面の中央部にＬ記半導体基板
の表面を露出させ゛、次に、上記半導体基板表面が露出
した上記溝の底面にノリコノ結晶を選択的に成長させ、
次に、上記成長したノリコン結晶表面を酸化して酸化膜
を形成することを特徴としている。

【作用】

本発明の方法によれば、素子分離領域を形成するために
行うリソグラフィ工程は、素子分離領域の形成工程の当
初において、素子分離領域を規定するレジストパターン
を第■の絶縁膜上に形成するために唯１回実施されるだ
けであって、後の工程では１度もリソグラフィ工程は行
なわれない。 したがって、上記従来の溝埋め込み素子分離法では２回
のリソグラフィ工程を必要としていたのに比へて、工程
が簡略化されて工程時間が短縮化されるのみならず、チ
ップの歩留まりが向上され、製造コストか低減される。 また、第２の絶縁膜を溝の側壁にのみ残して、その中に
シリコン結晶を成長させ、そのシリコン結晶の表面のみ
を選択的に酸化することによって酸化膜を形成して、素
子分離領域となすので、どのように広い幅の素子分離領
域を形成する場合であっても、選択酸化法による酸化膜
形成領域の幅方向寸法を大きくするだけで対応できるた
め、従来法に比べ、工程の簡略化が図れ、広い分離領域
の形成が楽に行える。 一方、狭い溝においては、従来のように酸化膜が溝の中
央部でぶつかりながら堆積されるわけではないので、フ
ッ酸溶液等による処理を施しても溝の中央にはスリット
が形成されることはない。 また、素子分離領域の周辺部を規定する第２の絶縁膜は
、リソグラフィー工程によって形成された溝の側壁に形
成されたものなので、素子分離領域をレジストマスクサ
イズに忠実に形成できる。 さらに、選択酸化法によって素子分離領域の中央部に形
成すべき酸化膜は成長させたシリコン結晶の表面部だけ
であって、選択酸化法だ＋、＋て素子分離領域を形成す
る場合のように酸化膜の膜厚を非常に厚くする必要かな
くなり、酸化による体積膨張に起因する欠陥の発生も抑
制され、素子特性の向上が図られる。

【実施例】

以下、本発明を図示の実施例により詳細に説明する。 第１図（ａ）〜（ｇ）は本発明の素子分離領域の形成方
法の一実施例を説明する工程図で、異なる幅を持つ素子
分離領域が共通の工程により同一基板上に同時に形成さ
れていく様子が示されている。なお、以下に説明する各
工程（ａ）〜（ｇ）はそれぞれ第１図の（ａ）〜（ｇ）
に対応している。 （ａ）　　まず、共通のシリコン基板ｌの表面を薄く酸
化して、膜厚１００〜５００人のシリコン酸化膜２を形
成した後、減圧ＣＶＤ法によりシリコン窒化膜３を１０
００〜３０００人堆積する。このシリコン酸化膜２とシ
リコン窒化膜３とで第１の絶縁膜を形成する。続いて、
分離領域を規定するし・シストパターン４を１回のフォ
トリソグラフィ１程により形成する。このレジストパタ
ーン４において、開口部５Ａによって挟い素子分離領域
か規定されると共に、一部のみを図示した開口ｖ５Ｂに
よって広い素子分離領域が規定される。なお、レジスト
４て覆われた領域のシリコン基板表面に半導体素子か形
成されることになる。 （ｂ）　　次に、レジストパターン４をエツチングマス
クとして反応性イオンエツチング（ＲｒＥ）法によりシ
リコン窒化膜３、シリコン酸化膜２ならびにシリコン基
板Ｉを異方性エツチング加工して、シリコン基板１に深
さ０．３〜２．０μｍの溝５Ａ。 ５Ｂ（便宜上、レジストパターン４の開口部を示す番号
と同じ番号を使用する。）を形成する。本工程における
エツチング処理では、シリコン基板Ｉまで一気にエツチ
ングできるので、エツチング制御が容易である。溝５Ａ
、５Ｂの形成後、レジストパターン４を除去する。第１
図（ｂ）はレジストパターン４除去後の状態を示してい
る。 （ｃ）　　次に、溝５Ａ、５Ｂの内壁を形成するシリコ
ン基板ｌの露出部を酸化して、１００〜３００人程度の
薄い形成コン酸化膜６を形成し、続いて、全面にシリコ
ン窒化膜７を減圧ＣＶ　Ｄ法により薄く堆積する。この
ノリコン酸化膜６とシリコン窒化膜７とて第２の絶縁膜
を形成する。 （ｄ）　　次に、ＲｒＥ法により、ノリコン窒化膜７お
よびノリコン酸化膜６をシリコン基板１が露出するまで
異方性エツチングする。この結果、第り図（ｄ）に示す
ように、溝５Ａ、５Ｂの側壁部にのみ第２の絶縁膜であ
るシリコン酸化膜６とシリコン窒化膜７か残り、Ｒ５Ａ
　、　５　Ｂの底面部にはノリコン基板１か露出する。 （ｅ）　　次に、ンクロルンラン、塩酸系の成長ガスを
用いて、シリコン基板Ｉの蔽出した溝５Ａ５Ｂの底面に
のみ選択的Ｉこシリコン結晶８をエピタキシャル成長さ
せる。このノリコン結晶８の成長は、成長後のノリコン
結晶８の表面の高さが、シリコン酸化膜２およびノリコ
ン窒化膜３に覆われて加工されていないシリコン基板１
０表面とほぼ同一の高さになるように行うのが望ましい
（第１図（ｅ）参照）。なぜならば、もし成長したノリ
コン結晶８の表面の高さが加工されていないノリコン基
板１の表面の高さより大きく異なっていれば、素子分離
領域完成後、活性領域と素子分離特性との間に大きな段
差ができてしまうからである。 なお、シリコン結晶８を成長させた領域は素子分離領域
の一部となり半導体素子は形成されないため、シリコン
結晶８が結晶欠陥を含んでいても、あるいは多結晶であ
っても構わない。 （ｆ）　　次に、シリコン基板１を熱酸化法により酸化
する。このとき、シリコン窒化膜３．７で覆われている
部分は酸化されず、シリコン結晶８の表面のみが酸化さ
れて、シリコン酸化膜９が第１図（ｆ）に示すように形
成される。シリコン結晶８の酸化は、溝５Ａ、５Ｂのそ
れぞれ側壁に形成したシリコン窒化膜７のおかげで溝の
外へ進行しないため、選択酸化法による素子分離領域形
成時に認められるバーズビークによる素子分離領域の拡
大は起こらない。 なお、素子分離特性を主に決定するのは、溝５Ａ、５Ｂ
の両側壁に形成された第２の絶縁膜であるシリコン酸化
膜６およびシリコン窒化膜７であるため、シリコン酸化
膜９の膜厚は、選択酸化法のみで素子分離を行う場合に
必要な酸化膜厚に比べて非常に薄いらので十分である。 したかって酸化時間ら短く、酸化に伴う体積膨張を極力
抑えることができるため、シリコン基板ｌにかかるスト
レスが小さくなって、結晶欠陥の発生が抑制され、接合
リーク電流等の素子特性を向上させることができる。 （ｇ）　　最後に、素子領域を覆うシリコン窒化膜３お
よびシリコン酸化膜２をそれぞれ熱リン酸、薄いフッ酸
溶液で除去して、一連の素子分離領域の形成工程を終了
する。 第１図（ｇ）は上記一連の工程によって得られた狭い素
子分離領域と広い素子分離領域の断面形状を示している
（広い素子分離領域は一部のみ図示）。 このように、この方法で素子分離領域を形成すれば、従
来の溝埋め込み素子分離法に比へて、非常に簡単な工程
で、しかも短時間に、広い素子分離領域と狭い素子分離
領域を同一の工程で、かつ設計通りに形成することがで
きろ１こめ、リソグラフィの限界まで素子分離領域を縮
小することか可能となり、集積回路の今後の一層の微細
化にも十分対応することができる。 上記工程を経て素子分離領域の形成が完了すると、通常
の方法に従って、ＭＯＳ）ラノノスタやキャパノタ等の
素子をシリコン基板ｌの活性領域に構築して、上記素子
分離領域を有する半導体集積回路か完成する。 このようにして形成されたＭｏＳトランジスタの特性を
測定した。その結果、選択酸化法で分離した同一のサイ
ズを持つトランジスタに比べて、何ら遜色のない特性を
有することが分った。特に、分離領域中央部の絶縁膜で
あるシリコン酸化膜９は、選択酸化法で形成される酸化
膜に比へて膜厚が非常に薄いため、体積膨張によるシリ
コン基板１へのストレスが微弱となり、接合の逆方向リ
ーク電流は極めて低い値に抑えられた。また、隣接素子
間に必然的に形成される寄生ＭＯＳ）ランジスタに関し
ては、０５μｍと極めて狭し）分離幅においてら、その
フィールド反転電圧およびフィールドパンチスルルミ圧
は電源電圧の２倍以上と、良好な特性が得られた。 本実施例においては、ノリコン結晶８はエピタキ／ヤル
成長させた単結晶ノリコンであったか、多結晶シリコン
であってもよい。 なお、本発明は半導体素子分離領域の形成方法に関する
しのであり、特許請求の範囲で明記したものを除いては
、材料、手段、数値等は本実施例に係るものに限定され
るものではない。

【発明の効果】

以上より明らかなように、本発明の半導体素子分離領域
の形成方法によれば、リングラフィ工程によって半導体
基板上？こ形成した溝の側壁にのみ第２の絶縁膜を残し
、溝の底面に露出した半導体基板表面に選択的にシリコ
ン結晶を成長させ、この成長したシリコン結晶の表面の
みを選択的に酸化して酸化膜を形成して、この酸化膜と
酸化膜周囲の第２の絶縁膜とで囲まれた領域を素子分離
領域とするので、１ノツクラフイエ程は全工程を通して
分離領域を規定する上記溝形成のための１回のみとなる
。そして、従来の溝埋め込み素子分離法において要求さ
れていた広い素子分離領域を平坦化するための厳密なマ
スクアライメント作業を伴うリングラフィ工程が不要と
なるので、半導体集積回路作製に要する工程数および工
程時間を従来の溝埋め込み素子分離法に比べて大きく低
減することができると共に、チップの歩留まりを向上し
て、製造コストを大幅に削減することができる。 また、本発明によれば、リソグラフィの限界となる極め
て微細な素子分離領域から十分に広い素子分離領域まで
対応可能であり、かつ、いかなる大きさ、いかなる形状
の素子分離領域であっても、リソグラフィ工程によって
形成されるレジストパターンに忠実に形成することがで
きる。したがって、パターンシフトやその他の繁雑な制
約事項がなくなって、回路レイアウトが容易になると共
に、半導体集積回路の微細化に大きく貢献することがで
きる。 また、従来の溝埋め込み分離法とは異なり、溝内を側壁
から成長した酸化膜のみで埋め込むわけではないので、
素子分離工程以後にフッ酸溶液処理を施しても溝中束に
スリットは形成されないため、スリットの存在に起因す
る隣接配線間での電気的短絡という問題は生じず、高い
信頼性を得ろことができる。 また、本発明による選択酸化工程によって形成する酸化
膜の膜厚は大きくする必要がないので、酸化工程時間が
短くて済み、かつ、体積膨張に起因する半導体基板への
ストレスが低減して結晶欠陥の発生を回避できるため、
良好な素子特性を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に従って半導体基板上に素子
分離領域を形成するための各工程を示した図、第２図は
従来の溝埋め込み素子分離法の問題点を説明する図であ
る。 １・・シリコン基板、 ２・・・薄いノリクン酸化膜、 ３・・・シリコン窒化膜、 ４　素子分離領域を規定するレジストパターン、５　Ａ
　、　５　Ｂ−Ｒ（レジストパターンの開口部）、６・
溝内部を酸化して形成したシリコン酸化膜、７・シリコ
ン窒化膜、 ８・・・溝底面に露出したシリコン基板表面に選択的に
エビタキンヤル成長させたノリフン結晶、９・・・級長
したノリコン結晶表面を酸化してＦ；成したシリコン酸
化膜。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に第１の絶縁膜を形成し、次に、１
   回のリソグラフィ工程によって形成したレジストパター
   ンをマスクとして、素子分離領域となる部分に存する上
   記第１の絶縁膜と上記半導体基板をエッチングして、上
   記半導体基板に溝を形成し、 次に、上記レジストパターンを除去して、第２の絶縁膜
   を上記溝の内壁および上記第１の絶縁膜上に形成し、 次に、全面エッチングを行うことにより、上記溝の側壁
   にのみ上記第２の絶縁膜を残すと共に、上記溝の底面の
   中央部に上記半導体基板の表面を露出させ、 次に、上記半導体基板表面が露出した上記溝の底面にシ
   リコン結晶を選択的に成長させ、 次に、上記成長したシリコン結晶表面を酸化して酸化膜
   を形成することを特徴とする半導体素子分離領域の形成
   方法。