JPH0415938A - コンタクトホールの形成方法 - Google Patents
コンタクトホールの形成方法Info
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- JPH0415938A JPH0415938A JP2118883A JP11888390A JPH0415938A JP H0415938 A JPH0415938 A JP H0415938A JP 2118883 A JP2118883 A JP 2118883A JP 11888390 A JP11888390 A JP 11888390A JP H0415938 A JPH0415938 A JP H0415938A
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- insulating layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体基板に形成する不純物領域や電極用に
設置するコンタクトホール（Ｃｏｎｔａｃｔ ＨｏＱ
ｅ）の形成方法に係わり特に、層間絶縁物層や電極への
オーバエツチング＜０−ｖｅｒ Ｅｔｃｈｉｎｇ）防
止に好適なものである。
設置するコンタクトホール（Ｃｏｎｔａｃｔ ＨｏＱ
ｅ）の形成方法に係わり特に、層間絶縁物層や電極への
オーバエツチング＜０−ｖｅｒ Ｅｔｃｈｉｎｇ）防
止に好適なものである。
（従来の技術）
各種の半導体素子の製造に当たっては、第１の導電型を
示す半導体基板に第２導電型の不純物を導入・拡散して
不純物領域を設けることによって、能動領域、受動領域
及び抵抗などの回路成分からなる群から選定した一種ま
たは複数種を遣込む方式が採られている。この能動領域
、受動領域及び抵抗は、第２導電型または高濃度の第１
導電型の不純物を導入・拡散することによって形成され
ており更に、これに隣接するか絶縁物層を介して導電性
物質を堆積して電極を設けている。この不純物領域の導
入・拡散により得られる接合端部は、第１導電型を示す
半導体基板の表面に露出するのが一般的であり、これを
保護するためにも絶縁物層を設置している。このような
絶縁物層の他に、半導体基板にいわゆる島領域を設置す
るのに利用する分離用絶縁物層即ち選択酸化物層（Ｌ−
ｏｃａＱ ０ｘｉｄａｔｉｏｎ Ｏｆ ５ｅｐ−
ａｒａｔｉｏｎ略称ＬＯＣＯ３）を集積度の高い素子で
は、利用しているのが現状である。前記電極に電気的に
接続する配線層は、絶縁物層即ち層間絶縁物層の頂面に
連続して形成されており従って、両者を結ぶのにいわゆ
るコンタクトホールが不可欠になる。ところで、最近の
集積度の大きい半導体素子では、層間絶縁物層の表面が
平坦にできるいわゆるエッチバック（Ｅｔｃｈ Ｂａ
ｃｋ）法の開発に伴って、配線層などに段差が生じない
ようにしていわゆる段切れが防止できるようになりひい
ては信頼性を向上している。従って集積度の大きい素子
にあっては、選択酸化物層や不純物領域に形成する酸化
物層の厚さに違いがあったり、コンタクトホールの形成
位置によって、これに対応する層間絶縁物層の厚さが違
うこともある。ここで、第１図Ｃ参照により電界効果ト
ランジスタ（Ｔｒａｎｓ ｉ ｓ ｔ ｅ ｒ）のコン
タクトホール形成方法について説明する。なお図では、
ソース（Ｓｏｕｒｃｅ）など即ち半導体基板内部に形成
した不純物領域を省略しである。第１図ａに示すように
、第１導電型のシリコン（ＳｉＱｉｃｏｎ）半導体基板
１には、選択酸化物層２・・・を形成することによって
複数の島領域３・・・を設け、その表面には、ゲート酸
化物層４、ゲート電極５及び層間絶縁物層６を設置する
。層間絶縁物層６の頂面は、エッチバック法により平坦
に整形しており、この平坦な頂面には、ポジ（Ｐｏｓｔ
）型レジスト（Ｒｅｓｉｓｔ）層７を積層（第１図す参
照）してから、第１図すに示すようにマスク（Ｍａｓｋ
）８を通してアライナ−（ＡＱ ｉ ｇｎ ｅ ｒ）に
より紫外線９で露光するが、図では紫外線９の方向を矢
印で明らかにした。続いて現像すると（第１図Ｃ参照）
、不純物領域用レジスト開口１０とゲート電極用レジス
ト開口１１が形成される。次いで層間絶縁物層６の異方
性エツチングを例えばＲＩＥ （Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈ −ｉｎｇ）法により行うと、第１
図ｄに示すような異なった底部のコンタクトホール１２
．１３が形成される。と言うのは、コンタクトホール１
２．１３が形成される層間絶縁物層６の膜厚が相違して
いるためであり、ゲート電極用コンタクトホール１３に
は、オーバエツチング１４を生じ、レジスト剥離後もこ
の状態が維持される（第１図Ｃ参照）。
示す半導体基板に第２導電型の不純物を導入・拡散して
不純物領域を設けることによって、能動領域、受動領域
及び抵抗などの回路成分からなる群から選定した一種ま
たは複数種を遣込む方式が採られている。この能動領域
、受動領域及び抵抗は、第２導電型または高濃度の第１
導電型の不純物を導入・拡散することによって形成され
ており更に、これに隣接するか絶縁物層を介して導電性
物質を堆積して電極を設けている。この不純物領域の導
入・拡散により得られる接合端部は、第１導電型を示す
半導体基板の表面に露出するのが一般的であり、これを
保護するためにも絶縁物層を設置している。このような
絶縁物層の他に、半導体基板にいわゆる島領域を設置す
るのに利用する分離用絶縁物層即ち選択酸化物層（Ｌ−
ｏｃａＱ ０ｘｉｄａｔｉｏｎ Ｏｆ ５ｅｐ−
ａｒａｔｉｏｎ略称ＬＯＣＯ３）を集積度の高い素子で
は、利用しているのが現状である。前記電極に電気的に
接続する配線層は、絶縁物層即ち層間絶縁物層の頂面に
連続して形成されており従って、両者を結ぶのにいわゆ
るコンタクトホールが不可欠になる。ところで、最近の
集積度の大きい半導体素子では、層間絶縁物層の表面が
平坦にできるいわゆるエッチバック（Ｅｔｃｈ Ｂａ
ｃｋ）法の開発に伴って、配線層などに段差が生じない
ようにしていわゆる段切れが防止できるようになりひい
ては信頼性を向上している。従って集積度の大きい素子
にあっては、選択酸化物層や不純物領域に形成する酸化
物層の厚さに違いがあったり、コンタクトホールの形成
位置によって、これに対応する層間絶縁物層の厚さが違
うこともある。ここで、第１図Ｃ参照により電界効果ト
ランジスタ（Ｔｒａｎｓ ｉ ｓ ｔ ｅ ｒ）のコン
タクトホール形成方法について説明する。なお図では、
ソース（Ｓｏｕｒｃｅ）など即ち半導体基板内部に形成
した不純物領域を省略しである。第１図ａに示すように
、第１導電型のシリコン（ＳｉＱｉｃｏｎ）半導体基板
１には、選択酸化物層２・・・を形成することによって
複数の島領域３・・・を設け、その表面には、ゲート酸
化物層４、ゲート電極５及び層間絶縁物層６を設置する
。層間絶縁物層６の頂面は、エッチバック法により平坦
に整形しており、この平坦な頂面には、ポジ（Ｐｏｓｔ
）型レジスト（Ｒｅｓｉｓｔ）層７を積層（第１図す参
照）してから、第１図すに示すようにマスク（Ｍａｓｋ
）８を通してアライナ−（ＡＱ ｉ ｇｎ ｅ ｒ）に
より紫外線９で露光するが、図では紫外線９の方向を矢
印で明らかにした。続いて現像すると（第１図Ｃ参照）
、不純物領域用レジスト開口１０とゲート電極用レジス
ト開口１１が形成される。次いで層間絶縁物層６の異方
性エツチングを例えばＲＩＥ （Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈ −ｉｎｇ）法により行うと、第１
図ｄに示すような異なった底部のコンタクトホール１２
．１３が形成される。と言うのは、コンタクトホール１
２．１３が形成される層間絶縁物層６の膜厚が相違して
いるためであり、ゲート電極用コンタクトホール１３に
は、オーバエツチング１４を生じ、レジスト剥離後もこ
の状態が維持される（第１図Ｃ参照）。
（発明が解決しようとする課題）
層間絶縁物層の厚さが違う場所にコンタクトホールをド
ライプロセス（Ｄｒｙ Ｐｒｏｃｅ −５ｓ）により
同時に形成するとオーバエツチングか発生して不都合が
起きる。この問題を解決するためにゲート電極及び拡散
領域用のコンタクトホールに不可欠なレジストパターン
（Ｐａｔｔｅ−ｒｎ）を別々のりソグラフィ （Ｌｉｔ
ｈｏｇｒ−ａｐｈｙ）工程により形成する方法も考えら
れるが、工数の増加更に、各リソグラフィ工程の合せ精
度の低下などの欠点がある。更にまた、第２図に明らか
にしたようにオーバエツチング防止用のレジスト薄膜１
５を層間絶縁物層６の厚さが小さいところ即ちコンタク
トホール１３に対応するレジスト層７にオーバエツチン
グ防止用のレジスト薄１Ｎ１１５をを重ねる手法もある
が、リソグラフィ工程の増加ならびに異方性エツチング
時のプロセスマージン（Ｍａ ｒ ｇ ｉ ｎ ｅ）を
考慮すると完全でない。本発明は、このような事情によ
り成されたもので特に、厚さの異なる層間絶縁物層に底
部位置が揃ったコンタクトホールを形成することを目的
とするものである。
ライプロセス（Ｄｒｙ Ｐｒｏｃｅ −５ｓ）により
同時に形成するとオーバエツチングか発生して不都合が
起きる。この問題を解決するためにゲート電極及び拡散
領域用のコンタクトホールに不可欠なレジストパターン
（Ｐａｔｔｅ−ｒｎ）を別々のりソグラフィ （Ｌｉｔ
ｈｏｇｒ−ａｐｈｙ）工程により形成する方法も考えら
れるが、工数の増加更に、各リソグラフィ工程の合せ精
度の低下などの欠点がある。更にまた、第２図に明らか
にしたようにオーバエツチング防止用のレジスト薄膜１
５を層間絶縁物層６の厚さが小さいところ即ちコンタク
トホール１３に対応するレジスト層７にオーバエツチン
グ防止用のレジスト薄１Ｎ１１５をを重ねる手法もある
が、リソグラフィ工程の増加ならびに異方性エツチング
時のプロセスマージン（Ｍａ ｒ ｇ ｉ ｎ ｅ）を
考慮すると完全でない。本発明は、このような事情によ
り成されたもので特に、厚さの異なる層間絶縁物層に底
部位置が揃ったコンタクトホールを形成することを目的
とするものである。
（課題を解決するための手段）
第１導電型を示す半導体基板の選択的な表面付近に分離
用絶縁物層を形成して島領域を設置する工程と、前記島
領域表面に酸化物層を被覆する工程と、前記酸化物層に
重ねて電極を形成する工程と、前記半導体基板の全面に
層間絶縁物層を重ねその頂面を平坦に形成する工程と、
前記半導体基板にポジ型レジストを塗布しコンタクトホ
ール形成予定位置以外を露光する工程と１前記露光部を
加熱処理して現像液に不溶な領域に変換する工程と、厚
い層間絶縁物層に対応するコンタクトホール形成予定領
域以外に隣接するレジスト層部分を露光・現像する工程
と、前記レジスト層をマスクとして前記コンタクトホー
ル形成予定領域に対応する厚さの大きい層間絶縁物層の
みを食刻して、厚さの小さい方と同等の深さとする工程
と１次いで全面露光・現像して厚さの小さい層間絶縁物
層部分をエツチングして深さの等しい前記層間絶縁物層
部分を同時に食刻する工程に本発明に係わるコンタクト
ホールの形成方法の特徴がある。
用絶縁物層を形成して島領域を設置する工程と、前記島
領域表面に酸化物層を被覆する工程と、前記酸化物層に
重ねて電極を形成する工程と、前記半導体基板の全面に
層間絶縁物層を重ねその頂面を平坦に形成する工程と、
前記半導体基板にポジ型レジストを塗布しコンタクトホ
ール形成予定位置以外を露光する工程と１前記露光部を
加熱処理して現像液に不溶な領域に変換する工程と、厚
い層間絶縁物層に対応するコンタクトホール形成予定領
域以外に隣接するレジスト層部分を露光・現像する工程
と、前記レジスト層をマスクとして前記コンタクトホー
ル形成予定領域に対応する厚さの大きい層間絶縁物層の
みを食刻して、厚さの小さい方と同等の深さとする工程
と１次いで全面露光・現像して厚さの小さい層間絶縁物
層部分をエツチングして深さの等しい前記層間絶縁物層
部分を同時に食刻する工程に本発明に係わるコンタクト
ホールの形成方法の特徴がある。
（作用）
本発明方法は、半導体基板の所定の位置に塗布したポジ
型レジスト層をアンモニア雰囲気中で加熱すると現像液
に不溶な成分に変換する現象と、画像反転レジストを使
用した半導体基板を加熱するとレジスト中に含まれるア
ンモニアにより同様な現象が発生することに着目したも
のである。即ち、半導体素子に不可欠な不純物領域や例
えばチャンネル（ＣｈａｎｎｅＱ）領域に対応して形成
する電極位置により層間絶縁物層に厚さの違いか生じて
、エツチング工程により発生するオーバエツチングを防
止するものである。このために、オーバエツチングが発
生する層間絶縁物層に重ねて設置するポジ型レジスト部
分を加熱処理により現像液に対して不溶な成分に変換す
る。
型レジスト層をアンモニア雰囲気中で加熱すると現像液
に不溶な成分に変換する現象と、画像反転レジストを使
用した半導体基板を加熱するとレジスト中に含まれるア
ンモニアにより同様な現象が発生することに着目したも
のである。即ち、半導体素子に不可欠な不純物領域や例
えばチャンネル（ＣｈａｎｎｅＱ）領域に対応して形成
する電極位置により層間絶縁物層に厚さの違いか生じて
、エツチング工程により発生するオーバエツチングを防
止するものである。このために、オーバエツチングが発
生する層間絶縁物層に重ねて設置するポジ型レジスト部
分を加熱処理により現像液に対して不溶な成分に変換す
る。
通常のポジ型レジストの加熱処理は、アンモニア（Ａｍ
ｍｏｎ ｉ ａ）中で行うが、いわゆる画像反転レジス
トは、含有するアンモニアの作用があるために単なる加
熱処理で良く、両加熱工程では、アンモニア水の発生を
防止のため水分の流入を極力防止することが必要である
。
ｍｏｎ ｉ ａ）中で行うが、いわゆる画像反転レジス
トは、含有するアンモニアの作用があるために単なる加
熱処理で良く、両加熱工程では、アンモニア水の発生を
防止のため水分の流入を極力防止することが必要である
。
前記変換工程後、コンタクトホールに対応する厚さの大
きい層間絶縁物層のみを途中までエツチングして、残り
の層間絶縁物層の厚さを未エツチング層間絶縁物層の厚
さと等しくする。この後、両層間絶縁物層を同時にエツ
チングしてオーバエツチングのないコンタクトホールを
形成する。エツチングとしては、例えば異方性エツチン
グであるＲＩＥ法と等方性エツチングであるウェット（
Ｗ’ｅｔ）エツチングを機種により選定する。
きい層間絶縁物層のみを途中までエツチングして、残り
の層間絶縁物層の厚さを未エツチング層間絶縁物層の厚
さと等しくする。この後、両層間絶縁物層を同時にエツ
チングしてオーバエツチングのないコンタクトホールを
形成する。エツチングとしては、例えば異方性エツチン
グであるＲＩＥ法と等方性エツチングであるウェット（
Ｗ’ｅｔ）エツチングを機種により選定する。
（実施例）
本発明に係わる一実施例を第３図ａ −ｊを参照して説
明する。即ち、シリコン（ＳｉＱｉｃ−ｏｎ）から成り
例えば第１導電型（Ｎ）の半導体基板２０には、選択的
に厚さ１．５μｍ〜２．０μｍ分離用絶縁物層（ＬＯＧ
Ｏ５）２１を公知の窒化珪素層を利用する方法により半
導体基板２０表面付近に形成する。図示していないが、
分離用絶縁物層２１により形成される島領域２２には、
通常の手法により第１導電型または第２導電型の不純物
を導入・拡散して不純物領域を形成しである。具体的に
は、例えばバイポーラ（Ｂｉｐｏ−Ｑａｒ）トランジス
タ（Ｔｒａｎｓｉｓｔｅｒ）では、ベース（Ｂａｓｅ）
領域やエミッタ（Ｅ−ｍｉｔｔｅｒ）領域であり、電界
効果トランジスタ（ＦｉｅＱｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉ−ｓｔｅｒ略称ＦＥＴ）ではソース領域やド
レイン（ｐｒａｉｎ）領域型には、ＦＥＴなどに形成さ
れるチャンネル（ＣｈａｎｎｅＱ）領域即ちゲー）（Ｇ
ａｔｅ）領域が形成される（図では省略）。
明する。即ち、シリコン（ＳｉＱｉｃ−ｏｎ）から成り
例えば第１導電型（Ｎ）の半導体基板２０には、選択的
に厚さ１．５μｍ〜２．０μｍ分離用絶縁物層（ＬＯＧ
Ｏ５）２１を公知の窒化珪素層を利用する方法により半
導体基板２０表面付近に形成する。図示していないが、
分離用絶縁物層２１により形成される島領域２２には、
通常の手法により第１導電型または第２導電型の不純物
を導入・拡散して不純物領域を形成しである。具体的に
は、例えばバイポーラ（Ｂｉｐｏ−Ｑａｒ）トランジス
タ（Ｔｒａｎｓｉｓｔｅｒ）では、ベース（Ｂａｓｅ）
領域やエミッタ（Ｅ−ｍｉｔｔｅｒ）領域であり、電界
効果トランジスタ（ＦｉｅＱｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉ−ｓｔｅｒ略称ＦＥＴ）ではソース領域やド
レイン（ｐｒａｉｎ）領域型には、ＦＥＴなどに形成さ
れるチャンネル（ＣｈａｎｎｅＱ）領域即ちゲー）（Ｇ
ａｔｅ）領域が形成される（図では省略）。
このような各領域には、導電性金属層を例えばスパッタ
リング（Ｓｐａ ｔ ｔ ｅ ｒ ｉｎｇ）法により堆
積して電極を、ゲート領域では、対応する絶縁物層に重
ねて形成する層間絶縁物層内に例えばＭｏＳｉ層を堆積
してゲート電極を形成し、この電極には、集積回路素子
などに設置する抵抗などを回路成分部品用として形成す
る場合も本発明では含まれるものとする。
リング（Ｓｐａ ｔ ｔ ｅ ｒ ｉｎｇ）法により堆
積して電極を、ゲート領域では、対応する絶縁物層に重
ねて形成する層間絶縁物層内に例えばＭｏＳｉ層を堆積
してゲート電極を形成し、この電極には、集積回路素子
などに設置する抵抗などを回路成分部品用として形成す
る場合も本発明では含まれるものとする。
第１図ａには、分離用絶縁物層２１により電気的に区分
される島領域２２表面にＦＥＴのゲート酸化物層として
も機能する酸化物層２３が設置され、その一部に電極２
４を形成する。ここで層間絶縁物層２５を１，５μｍ〜
２，０μｍの厚さに形成し更にポジ型レジスト層２６と
して例えば長潮産業ＫＫが販売しているＮＰＲ８２０（
商品名）を重ねて被覆する。層間絶縁物層２５としては
、ＣＶＤ（ＣｈｅｍｉｃａＱ Ｖａｐｏｕｒ Ｄ−
ｅｐｏｓ ｉ ｔ ｉ ｏｎ）酸化珪素例えば二酸化珪
素層やプラズマ（ｐＱ ａ ｚｍａ）酸化珪素例えば二
酸化珪素層またはバイアス（Ｂｉａｓ）酸化珪素例えば
二酸化珪素層などが適用できる。
される島領域２２表面にＦＥＴのゲート酸化物層として
も機能する酸化物層２３が設置され、その一部に電極２
４を形成する。ここで層間絶縁物層２５を１，５μｍ〜
２，０μｍの厚さに形成し更にポジ型レジスト層２６と
して例えば長潮産業ＫＫが販売しているＮＰＲ８２０（
商品名）を重ねて被覆する。層間絶縁物層２５としては
、ＣＶＤ（ＣｈｅｍｉｃａＱ Ｖａｐｏｕｒ Ｄ−
ｅｐｏｓ ｉ ｔ ｉ ｏｎ）酸化珪素例えば二酸化珪
素層やプラズマ（ｐＱ ａ ｚｍａ）酸化珪素例えば二
酸化珪素層またはバイアス（Ｂｉａｓ）酸化珪素例えば
二酸化珪素層などが適用できる。
ポジ型レジスト層２６を被覆後、常法通りプリベイク（
Ｐｒｅ Ｂａｋｅ）処理を施してからステッパーなど
のアライナ−により第３図すに示したようなマスク２７
通して紫外線２８（図では方向を矢印で示す）を露光し
て、ポジ型レジスト層２６に露光部２９と未露光部３０
を形成する。マスク２７の設置位置は、層間絶縁物層２
５に形成するコンタクトホール形成予定位置に対応する
ポジ型しジスト層２６位置である。
Ｐｒｅ Ｂａｋｅ）処理を施してからステッパーなど
のアライナ−により第３図すに示したようなマスク２７
通して紫外線２８（図では方向を矢印で示す）を露光し
て、ポジ型レジスト層２６に露光部２９と未露光部３０
を形成する。マスク２７の設置位置は、層間絶縁物層２
５に形成するコンタクトホール形成予定位置に対応する
ポジ型しジスト層２６位置である。
次に第３図Ｃに明らかにしたように、水分のないアンモ
ニア雰囲気を維持したオーブン（０■−ｅｎ）３１中に
上記の処理を行ったシリコン半導体基板２０を保持して
加熱処理を行って第３図ｄに示したように露光部２９を
現像液であるアルカリ性溶液例えばコリンに対して不溶
な領域３２に変換する。ポジ型レジスト層２６に画像反
転レジスト例えばヘキスト社が販売しているＡＺ５２１
４Ｅ（商品名であり材質はアミン系、イミダゾール系）
を使用する場合は、乾燥したオーブン内での加熱処理を
行えば良い。
ニア雰囲気を維持したオーブン（０■−ｅｎ）３１中に
上記の処理を行ったシリコン半導体基板２０を保持して
加熱処理を行って第３図ｄに示したように露光部２９を
現像液であるアルカリ性溶液例えばコリンに対して不溶
な領域３２に変換する。ポジ型レジスト層２６に画像反
転レジスト例えばヘキスト社が販売しているＡＺ５２１
４Ｅ（商品名であり材質はアミン系、イミダゾール系）
を使用する場合は、乾燥したオーブン内での加熱処理を
行えば良い。
更に、第３図ｄにあるように、エツチングされる厚さが
小さい層間絶縁物層１５部分に対応して配置するマスク
３３を介して紫外線２８で露光し、不純物領域用のコン
タクトホール形成予定領域に位置する層間絶縁物層２５
部分をコリンに可溶な領域３４に変換し、引続いた現像
工程によって第３図ｅに示すようなコンタクトホール用
開口部３５を形成する。更にまた、エツチングされる厚
さか小さい層間絶縁物層２５部分即ちＦＥＴのゲート電
極用コンタクトホールと同じ厚さになるように途中まで
エツチング（第２図ｇ参照）して深さの大きい開口３６
とする。引続いて、紫外線２８（矢印で方向を示す）な
どにより全面露光を行いケート電極用コンタクトホール
に対応するポジ型レジスト層２６部分をアルカリに可溶
な組成３７に変換する（第２図ｇ参照）。これに続く現
像によりゲート電極用コンタクトホールに対応するポジ
型レジスト層２６部分に開口３８を形成する（第３図り
参照）。
小さい層間絶縁物層１５部分に対応して配置するマスク
３３を介して紫外線２８で露光し、不純物領域用のコン
タクトホール形成予定領域に位置する層間絶縁物層２５
部分をコリンに可溶な領域３４に変換し、引続いた現像
工程によって第３図ｅに示すようなコンタクトホール用
開口部３５を形成する。更にまた、エツチングされる厚
さか小さい層間絶縁物層２５部分即ちＦＥＴのゲート電
極用コンタクトホールと同じ厚さになるように途中まで
エツチング（第２図ｇ参照）して深さの大きい開口３６
とする。引続いて、紫外線２８（矢印で方向を示す）な
どにより全面露光を行いケート電極用コンタクトホール
に対応するポジ型レジスト層２６部分をアルカリに可溶
な組成３７に変換する（第２図ｇ参照）。これに続く現
像によりゲート電極用コンタクトホールに対応するポジ
型レジスト層２６部分に開口３８を形成する（第３図り
参照）。
このような処理により不純物領域用及びゲート電極用コ
ンタクトホールに対応して残っている層間絶縁物層２５
部分の厚さは等しくなっているので、ＲＩＥ法などのド
ライプロセス（Ｄ ｒ ｙ Ｐｒｏｃｅｓｓ）により同
時にエツチングして不純物領域用及びゲート電極用コン
タクトホール３９．４０をオーバーエツチングがない良
好な状態に形成できる（第２図ｇ参照）。最終工程とし
て第３図ｊに示すように、ポジ型レジストを剥離除去し
てコンタクトホールの製造を終える。なお、ポジ型レジ
ストとしては、東京応化ＫＫが販売している０ＦＰＲ８
６００も利用できる。
ンタクトホールに対応して残っている層間絶縁物層２５
部分の厚さは等しくなっているので、ＲＩＥ法などのド
ライプロセス（Ｄ ｒ ｙ Ｐｒｏｃｅｓｓ）により同
時にエツチングして不純物領域用及びゲート電極用コン
タクトホール３９．４０をオーバーエツチングがない良
好な状態に形成できる（第２図ｇ参照）。最終工程とし
て第３図ｊに示すように、ポジ型レジストを剥離除去し
てコンタクトホールの製造を終える。なお、ポジ型レジ
ストとしては、東京応化ＫＫが販売している０ＦＰＲ８
６００も利用できる。
第３図ａ −ｊの工程では第１層配線（図示せず）の予
備工程か明らかにされているが、第３図ｋには多層配線
を施すＦＥＴ例を示した。即ち、第１層配線４］を全面
に被覆後、第２の層間絶縁物層４２及び第２のポジ型レ
ジスト層４３を順次重ねて形成してから、第３図ａ−ｊ
と全く同様な処理を施して多層配線半導体素子に形成し
た厚さの異なる層間絶縁物層に同じ深さのコンタクトホ
ールが形成できる。
備工程か明らかにされているが、第３図ｋには多層配線
を施すＦＥＴ例を示した。即ち、第１層配線４］を全面
に被覆後、第２の層間絶縁物層４２及び第２のポジ型レ
ジスト層４３を順次重ねて形成してから、第３図ａ−ｊ
と全く同様な処理を施して多層配線半導体素子に形成し
た厚さの異なる層間絶縁物層に同じ深さのコンタクトホ
ールが形成できる。
［発明の効果コ
従来の技術では、第１図ｄに示したように、オーバエツ
チングを伴うエツチング工程により、ゲート電極などに
ダメージ（Ｄａｍａｇｅ）を生じており、これを解消し
ようとするとゲート電極用と不純物領域用のコンタクト
ホールを別々に形成しなければならず、従ってリソグラ
フィ工程数が増加や合せ精度の低下をもたらしていた。
チングを伴うエツチング工程により、ゲート電極などに
ダメージ（Ｄａｍａｇｅ）を生じており、これを解消し
ようとするとゲート電極用と不純物領域用のコンタクト
ホールを別々に形成しなければならず、従ってリソグラ
フィ工程数が増加や合せ精度の低下をもたらしていた。
その他の対策もリソグラフィ工程数が増加やエツチング
時のプロセスマージンの不安定性が残る。しかし本発明
方法では、レジスト塗布回数が一回ですみかつ、ゲート
電極用と不純物領域用コンタクトホール間の合せ精度が
０で形成できしかも、ゲート電極などを良好なパターン
に形成できる。
時のプロセスマージンの不安定性が残る。しかし本発明
方法では、レジスト塗布回数が一回ですみかつ、ゲート
電極用と不純物領域用コンタクトホール間の合せ精度が
０で形成できしかも、ゲート電極などを良好なパターン
に形成できる。
第１図ａ −ｅは、従来のコンタクトホール形成方法を
工程毎に示す断面図、第２図も従来の工程の一部を示す
断面図、第３図ａ −ｋは、本発明方法の工程を示す断
面図である。 １．１０：半導体基板、 ２．２１：選択酸化物層、 ３．２２二島領域、 ４．２３：ゲート酸化物層、 ５．２４：ゲート電極、 ６．２５：層間絶縁物層、 ７．２６：ポジ型レジスト層、 ８．２７．３３：マスク、 ９．２８二紫外線、 ３２：アルカリ不溶部、１０．３
５．３６：不純物領域用レジスト開口、１１．３８：ゲ
ート電極用レジスト開口、２９：露光部、 ３０：
未露光部、３４゜ ３９． ３７：アルカリ可溶領域、 ４０：コンタクトホール。
工程毎に示す断面図、第２図も従来の工程の一部を示す
断面図、第３図ａ −ｋは、本発明方法の工程を示す断
面図である。 １．１０：半導体基板、 ２．２１：選択酸化物層、 ３．２２二島領域、 ４．２３：ゲート酸化物層、 ５．２４：ゲート電極、 ６．２５：層間絶縁物層、 ７．２６：ポジ型レジスト層、 ８．２７．３３：マスク、 ９．２８二紫外線、 ３２：アルカリ不溶部、１０．３
５．３６：不純物領域用レジスト開口、１１．３８：ゲ
ート電極用レジスト開口、２９：露光部、 ３０：
未露光部、３４゜ ３９． ３７：アルカリ可溶領域、 ４０：コンタクトホール。
Claims (1)
- 第１導電型を示す半導体基板の選択的な表面付近に分
離用絶縁物層を形成して島領域を設置する工程と、前記
島領域表面に酸化物層を被覆する工程と、前記酸化物層
に重ねて電極を形成する工程と、前記半導体基板の全面
に層間絶縁物層を重ねその頂面を平坦に形成する工程と
、前記半導体基板にポジ型レジストを塗布しコンタクト
ホール形成予定位置以外を露光する工程と、前記露光部
を加熱処理して現像液に不溶な領域に変換する工程と、
厚い層間絶縁物層に対応するコンタクトホール形成予定
領域以外に隣接するレジスト層部分を露光・現像する工
程と、前記レジスト層をマスクとして前記コンタクトホ
ール形成予定領域に対応する厚さの大きい層間絶縁物層
のみを食刻して、厚さの小さい方と同等の深さとする工
程と、次いで全面露光・現像して厚さの小さい層間絶縁
物層部分を食刻して対応する前記レジスト層部分に開口
を形成する工程と、前記コンタクトホールに対応し、深
さの等しい前記層間絶縁物層部分を同時にエッチングす
る工程を具備することを特徴とするコンタクトホールの
形成方法
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118883A JP2519819B2 (ja) | 1990-05-09 | 1990-05-09 | コンタクトホ―ルの形成方法 |
| US07/696,734 US5320932A (en) | 1990-05-09 | 1991-05-07 | Method of forming contact holes |
| KR1019910007422A KR930011432B1 (ko) | 1990-05-09 | 1991-05-08 | 접촉 홀의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118883A JP2519819B2 (ja) | 1990-05-09 | 1990-05-09 | コンタクトホ―ルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0415938A true JPH0415938A (ja) | 1992-01-21 |
| JP2519819B2 JP2519819B2 (ja) | 1996-07-31 |
Family
ID=14747498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118883A Expired - Fee Related JP2519819B2 (ja) | 1990-05-09 | 1990-05-09 | コンタクトホ―ルの形成方法 |
Country Status (3)
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| KR (1) | KR930011432B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5462827A (en) * | 1993-01-20 | 1995-10-31 | Fuji Xerox Co., Ltd. | Electrophotographic photoreceptor and electrophotographic process |
| JPH09120173A (ja) * | 1996-08-10 | 1997-05-06 | Semiconductor Energy Lab Co Ltd | 感光体の作製方法 |
| KR100425935B1 (ko) * | 2001-06-29 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| KR100810993B1 (ko) * | 2007-02-01 | 2008-03-11 | 주식회사 3국산업 | 소방 차량의 자동 급수장치 |
| US9951766B2 (en) | 2012-10-19 | 2018-04-24 | Nikkiso Company Limited | Pressure detection device of liquid flow route |
| US10046104B2 (en) | 2012-10-19 | 2018-08-14 | Nikkiso Company Limited | Peristaltic pump |
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| US11123463B2 (en) | 2015-06-24 | 2021-09-21 | Nikkiso Company Limited | Blood purification apparatus |
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|---|---|---|---|---|
| KR100230354B1 (ko) * | 1992-11-26 | 1999-11-15 | 윤종용 | 광산란형 액정 표시 장치의 제조 방법 |
| US5523258A (en) * | 1994-04-29 | 1996-06-04 | Cypress Semiconductor Corp. | Method for avoiding lithographic rounding effects for semiconductor fabrication |
| US6153501A (en) * | 1998-05-19 | 2000-11-28 | Micron Technology, Inc. | Method of reducing overetch during the formation of a semiconductor device |
| US5589423A (en) * | 1994-10-03 | 1996-12-31 | Motorola Inc. | Process for fabricating a non-silicided region in an integrated circuit |
| US5652084A (en) * | 1994-12-22 | 1997-07-29 | Cypress Semiconductor Corporation | Method for reduced pitch lithography |
| KR0170270B1 (ko) * | 1995-12-30 | 1999-03-30 | 김광호 | 인규산화유리층에 형성된 콘택트 홀의 프로파일 개선 방법 |
| JPH1070252A (ja) * | 1996-08-27 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR19980033871A (ko) * | 1996-11-02 | 1998-08-05 | 김광호 | 반도체 장치의 제조 방법 |
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| US6365325B1 (en) | 1999-02-10 | 2002-04-02 | Taiwan Semiconductor Manufacturing Company | Aperture width reduction method for forming a patterned photoresist layer |
| JP4410951B2 (ja) * | 2001-02-27 | 2010-02-10 | Ｎｅｃ液晶テクノロジー株式会社 | パターン形成方法および液晶表示装置の製造方法 |
| US6686247B1 (en) * | 2002-08-22 | 2004-02-03 | Intel Corporation | Self-aligned contacts to gates |
| US7273266B2 (en) * | 2004-04-14 | 2007-09-25 | Lexmark International, Inc. | Micro-fluid ejection assemblies |
| US7820550B2 (en) * | 2008-09-05 | 2010-10-26 | Intel Corporation | Negative tone double patterning method |
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|---|---|---|---|---|
| US4546066A (en) * | 1983-09-27 | 1985-10-08 | International Business Machines Corporation | Method for forming narrow images on semiconductor substrates |
| US4579812A (en) * | 1984-02-03 | 1986-04-01 | Advanced Micro Devices, Inc. | Process for forming slots of different types in self-aligned relationship using a latent image mask |
| US4814243A (en) * | 1987-09-08 | 1989-03-21 | American Telephone And Telegraph Company | Thermal processing of photoresist materials |
| US4997746A (en) * | 1988-11-22 | 1991-03-05 | Greco Nancy A | Method of forming conductive lines and studs |
-
1990
- 1990-05-09 JP JP2118883A patent/JP2519819B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-07 US US07/696,734 patent/US5320932A/en not_active Expired - Lifetime
- 1991-05-08 KR KR1019910007422A patent/KR930011432B1/ko not_active Expired - Fee Related
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| US9951766B2 (en) | 2012-10-19 | 2018-04-24 | Nikkiso Company Limited | Pressure detection device of liquid flow route |
| US10046104B2 (en) | 2012-10-19 | 2018-08-14 | Nikkiso Company Limited | Peristaltic pump |
| US10532143B2 (en) | 2014-04-15 | 2020-01-14 | Nikkiso Company Limited | Installation member and peristaltic pump |
| US11123463B2 (en) | 2015-06-24 | 2021-09-21 | Nikkiso Company Limited | Blood purification apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2519819B2 (ja) | 1996-07-31 |
| KR930011432B1 (ko) | 1993-12-06 |
| US5320932A (en) | 1994-06-14 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |