JPH04107831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04107831A JPH04107831A JP2227069A JP22706990A JPH04107831A JP H04107831 A JPH04107831 A JP H04107831A JP 2227069 A JP2227069 A JP 2227069A JP 22706990 A JP22706990 A JP 22706990A JP H04107831 A JPH04107831 A JP H04107831A
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- JP
- Japan
- Prior art keywords
- film
- gate electrode
- photoresist
- silicon oxide
- mask
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/082—Ion implantation FETs/COMs
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、半導体装置の製造方法に関する。
さらに詳しくは、イオン注入用マスクの作製方法に関す
る。
る。
（ロ）従来の技術
従来の半導体装置の製造方法は、第５図に示すように半
導体シリコン基板１１の上に活性層（ソースドレイン）
１２、ゲート酸化膜１３、ゲート電極１４、素子分離酸
化膜１５、パッシベーション膜（半導体保護膜）１６及
びメタル配線Ｉ７が形成されてなる半導体装置中間体の
表面に膜厚ｌ〜２μｍのフォトレジスト膜１８を形成し
ゲート電極１４上方のフォトレノスト膜を、通常のリソ
グラフィー技術で露光、現像して開口部を形成し、フォ
トレノスト膜の上方から４００ ＫｅＶの高エネルギー
の不純物イオンを照射することによって、フォトレジス
ト膜１８をマスクとしてその開口部を通してゲート酸化
膜１３の下に不純物イオンを注入してチャネル部を形成
して行われている。また上記フォトレジスト膜Ｉ８の代
わりにシリコン熱酸化膜やシリコン窒化膜とフォトレジ
スト膜とを併用したイオン注入用マスクも用いられてい
る。
導体シリコン基板１１の上に活性層（ソースドレイン）
１２、ゲート酸化膜１３、ゲート電極１４、素子分離酸
化膜１５、パッシベーション膜（半導体保護膜）１６及
びメタル配線Ｉ７が形成されてなる半導体装置中間体の
表面に膜厚ｌ〜２μｍのフォトレジスト膜１８を形成し
ゲート電極１４上方のフォトレノスト膜を、通常のリソ
グラフィー技術で露光、現像して開口部を形成し、フォ
トレノスト膜の上方から４００ ＫｅＶの高エネルギー
の不純物イオンを照射することによって、フォトレジス
ト膜１８をマスクとしてその開口部を通してゲート酸化
膜１３の下に不純物イオンを注入してチャネル部を形成
して行われている。また上記フォトレジスト膜Ｉ８の代
わりにシリコン熱酸化膜やシリコン窒化膜とフォトレジ
スト膜とを併用したイオン注入用マスクも用いられてい
る。
（ハ）発明が解決しようとする課題
上記フォトレノストは、その解像度を維持するため、膜
厚が１〜２μｍ程度に限られている。
厚が１〜２μｍ程度に限られている。
従来のイオン注入法は、イオン加速電圧が２００ Ｋｅ
Ｖであり、ダブルチャージを用いた場合の最大加速エネ
ルギーも４００ ＫｅＶか一般的である。
Ｖであり、ダブルチャージを用いた場合の最大加速エネ
ルギーも４００ ＫｅＶか一般的である。
最近Ｍ ｅ Ｖ級の加速エネルギーをもつイオン注入装
置が市販され、高加速エネルギーを持ったイオンに対し
ては、フォトレジストはイオン阻止能が低く、注入イオ
ンがレジストを突き抜けてしまう問題がある。例えば、
第５図に示すように、半導体保護膜１６を有するＭＯＳ
トランノスタに於いて、４００ Ｋｅｖの高エネルギー
を用いてゲート酸化膜１３の下へイオン注入を行う場合
、イオン注入のマスクとして１．１μｍのフォトレジス
ト膜１８をマスクとすれば、注入したイオンがフォトレ
ジスト膜１８を突き抜けてメタル配線１７中を通過した
り、あるいは、メタル配線１７内に注入イオンがストッ
プしメタル配線の信頼性を低下させる。
置が市販され、高加速エネルギーを持ったイオンに対し
ては、フォトレジストはイオン阻止能が低く、注入イオ
ンがレジストを突き抜けてしまう問題がある。例えば、
第５図に示すように、半導体保護膜１６を有するＭＯＳ
トランノスタに於いて、４００ Ｋｅｖの高エネルギー
を用いてゲート酸化膜１３の下へイオン注入を行う場合
、イオン注入のマスクとして１．１μｍのフォトレジス
ト膜１８をマスクとすれば、注入したイオンがフォトレ
ジスト膜１８を突き抜けてメタル配線１７中を通過した
り、あるいは、メタル配線１７内に注入イオンがストッ
プしメタル配線の信頼性を低下させる。
即ち、注入イオンを１１Ｂ°とすれば、４ ’ＯＯＫｅ
ＶでのＢのレジスト中の平均飛程はＲｐ−３，０７６μ
ｍ１ＲＰの標準偏差△Ｒｐ＝ ０．１１１１０４ｏａ、
メタル（Ａ１）中でのＲ，＝０．９３５、△Ｒ，＝０．
１２３と計算される。この場合、レノスト内に注入され
た４ ００ ＫｅＶのエネルギーをもつＢはメタル配線
内でストップしその分布は、第３図（ａ）の様になるも
のとシミュレーンヨンされる。この様なイオンが注入さ
れたメタル配線は、配線抵抗や耐湿性、信頼性の観点か
ら問題となり、特に０５〜０．３μｍルール以降のプロ
セスで改善が望まれる。
ＶでのＢのレジスト中の平均飛程はＲｐ−３，０７６μ
ｍ１ＲＰの標準偏差△Ｒｐ＝ ０．１１１１０４ｏａ、
メタル（Ａ１）中でのＲ，＝０．９３５、△Ｒ，＝０．
１２３と計算される。この場合、レノスト内に注入され
た４ ００ ＫｅＶのエネルギーをもつＢはメタル配線
内でストップしその分布は、第３図（ａ）の様になるも
のとシミュレーンヨンされる。この様なイオンが注入さ
れたメタル配線は、配線抵抗や耐湿性、信頼性の観点か
ら問題となり、特に０５〜０．３μｍルール以降のプロ
セスで改善が望まれる。
一方、注入イオンとメタル配線との干渉をさけるには、
（１）注入エネルギーを低下させる、（ｉｉ）フォトレ
ジストを厚膜化させる。（ｉｉｉ）マスク材を選択して
イオン阻止能の大きなものを採用する等か挙げられるが
、（ｉ）に対しては、デバイス構造上不可能であり、（
■）に対してはレジストのパターンシフトと解像度の問
題より現在では最大３μｍが限度と考えられる。また、
近年採用され始めたＰＩＱ（ポリイミド）では、開口（
窓開け）部のテーパーが大きく開口径がシフトして小さ
くなったり、ウェハー面内の塗布均一性に問題がある。
（１）注入エネルギーを低下させる、（ｉｉ）フォトレ
ジストを厚膜化させる。（ｉｉｉ）マスク材を選択して
イオン阻止能の大きなものを採用する等か挙げられるが
、（ｉ）に対しては、デバイス構造上不可能であり、（
■）に対してはレジストのパターンシフトと解像度の問
題より現在では最大３μｍが限度と考えられる。また、
近年採用され始めたＰＩＱ（ポリイミド）では、開口（
窓開け）部のテーパーが大きく開口径がシフトして小さ
くなったり、ウェハー面内の塗布均一性に問題がある。
（ｉｉｉ）に対しては、第一にメタル（Ａ１）配線の耐
熱温度（５７５℃）からの制限、第二にマスク材形成後
の開口（窓開け）プロセスの繁雑性・等の問題から熱酸
化膜やＣＶＤメタル膜等のマスク材は採用されずに至っ
ている。
熱温度（５７５℃）からの制限、第二にマスク材形成後
の開口（窓開け）プロセスの繁雑性・等の問題から熱酸
化膜やＣＶＤメタル膜等のマスク材は採用されずに至っ
ている。
この発明は、上記問題を解決するためになされたもので
あって、開口プロセスに繁雑性やパターンのシフトがな
く高い解像度でマスクパターンを形成することができ、
このマスクパターンの上方から高エネルギーの不純物を
照射して、照射イオンが配線層に達しないようによくマ
スクして配線層の信頼性を低下さけないようにでき、ゲ
ート電極の下部にイオン注入してチャネルを形成するこ
とのできる半導体装置の製造方法を提供しようとするも
のである。
あって、開口プロセスに繁雑性やパターンのシフトがな
く高い解像度でマスクパターンを形成することができ、
このマスクパターンの上方から高エネルギーの不純物を
照射して、照射イオンが配線層に達しないようによくマ
スクして配線層の信頼性を低下さけないようにでき、ゲ
ート電極の下部にイオン注入してチャネルを形成するこ
とのできる半導体装置の製造方法を提供しようとするも
のである。
（ニ）課題を解決するための手段
この発明によれば、シリコン半導体基板上にＭＯＳトラ
ンジスタを構成するゲート酸化膜及びゲート電極とゲー
ト電極形成面上の半導体保護膜と半導体保護膜上の配線
層とが形成され、チャネルの形成を意図する位置に対応
する上記ゲート電極の上方位置に開口部を有する第１フ
ォトレジスト膜、スピンオングラス法による酸化シリコ
ン膜及び第１フォトレジスト膜と同様のパターンの第２
フォトレジスト膜を順に形成し、第２フォトレジスト膜
をマスクとして上記酸化シリコン膜をエツチングするこ
とによって、チャネルの形成を意図する位置に対応する
ゲート電極の上方位置に開口部を有すると共に酸化シリ
コン膜が′ｔ、１及び第２フォトレジスト膜にサンドイ
ッチされた３層からなるマスクパターンを形成し、この
マスクパターンの上方から高エネルギーの不純物イオン
を照射することによりゲート電極の下部に不純物イオン
を注入してチャネルを形成することを特徴とする半導体
装置の製造方法が提供される。
ンジスタを構成するゲート酸化膜及びゲート電極とゲー
ト電極形成面上の半導体保護膜と半導体保護膜上の配線
層とが形成され、チャネルの形成を意図する位置に対応
する上記ゲート電極の上方位置に開口部を有する第１フ
ォトレジスト膜、スピンオングラス法による酸化シリコ
ン膜及び第１フォトレジスト膜と同様のパターンの第２
フォトレジスト膜を順に形成し、第２フォトレジスト膜
をマスクとして上記酸化シリコン膜をエツチングするこ
とによって、チャネルの形成を意図する位置に対応する
ゲート電極の上方位置に開口部を有すると共に酸化シリ
コン膜が′ｔ、１及び第２フォトレジスト膜にサンドイ
ッチされた３層からなるマスクパターンを形成し、この
マスクパターンの上方から高エネルギーの不純物イオン
を照射することによりゲート電極の下部に不純物イオン
を注入してチャネルを形成することを特徴とする半導体
装置の製造方法が提供される。
この発明においては、シリコン半導体基板上にＭＯＳト
ランジスタを構成するゲート酸化膜及びゲート電極とゲ
ート電極形成面上の半導体保護膜と半導体保護膜上の配
線層とが形成される。上記ゲート酸化膜及びゲート電極
は、常法によって形成することができる。
ランジスタを構成するゲート酸化膜及びゲート電極とゲ
ート電極形成面上の半導体保護膜と半導体保護膜上の配
線層とが形成される。上記ゲート酸化膜及びゲート電極
は、常法によって形成することができる。
上記半導体保護１（バッジベージロン膜）は、シリコン
半導体基板を保護するためのものであって、例えばＮ５
Ｃ（ノンドープトシリケートガラス）とＢＰＳＧ（ポロ
ンホスホラスシリケートガラス）との積層体、ＰＳＧ
（ホスホラスシリケートガラス）等をゲート電極上を含
むシリコン基板面上に形成して用いることができる。こ
の膜厚は、通常５０００〜１００００人が好ましい。上
記配線層は、アルミニウム又はアルミニウム合金等の配
線パターンを常法によって、通常０．５〜１．５μｍの
膜厚に形成して用いることができる。
半導体基板を保護するためのものであって、例えばＮ５
Ｃ（ノンドープトシリケートガラス）とＢＰＳＧ（ポロ
ンホスホラスシリケートガラス）との積層体、ＰＳＧ
（ホスホラスシリケートガラス）等をゲート電極上を含
むシリコン基板面上に形成して用いることができる。こ
の膜厚は、通常５０００〜１００００人が好ましい。上
記配線層は、アルミニウム又はアルミニウム合金等の配
線パターンを常法によって、通常０．５〜１．５μｍの
膜厚に形成して用いることができる。
この発明においては、チャネルの形成を意図する位置に
対応する上記ゲート電極の上方に開口部を有する第１フ
ォトレジスト膜、スピンオン法による酸化シリコン膜及
び第１フォトレジスト膜と同様のパターンの第２フォト
レジスト膜を順に形成する。
対応する上記ゲート電極の上方に開口部を有する第１フ
ォトレジスト膜、スピンオン法による酸化シリコン膜及
び第１フォトレジスト膜と同様のパターンの第２フォト
レジスト膜を順に形成する。
上記第１フォトレジスト膜は、ゲート電極下方のシリコ
ン基板中に不純物イオンを注入するためのマスクを構成
するためのものであって、！ｉ！ｔｇ厚１〜２１のフォ
トレノスト膜を形成しチャネルの形成を意図する位置に
対応するゲート電極の上方を従来のリソグラフィー技術
で露光し、現像して開口して用いることができる。上記
酸化シリコン膜は、同様に上記マスクを構成するための
ものであって、上記第１フォトレジスト膜の上に例えば
Ｓｉ（ＯＨ）４の有機溶剤溶液等の塗布液をスピンオン
法によって塗布し、第１フォトレジスト膜に損傷を与え
ない温度（通常＋２０−１３０℃程度）で焼威し、塗膜
を酸化シリコンに変換して用いることができる。この膜
厚は、ａｆｌ、＋１〜２．５１が好ましい。０５μｍ未
満ではこの上方から照射される高エネルギーの不純物イ
オン（例えば４００ＫｅＶ〜１０００ＫｅｖのＢ゛、Ｐ
゛等）が通過して配線層に注入されるので好ましくない
。上記第２フォトレジスト膜は、チャネルの形成を意図
する位置に対応する上記酸化シリコン膜のゲート電極上
方位置をエツチングして開口すると共に上記マスクを構
成するためのものであって、酸化シリコン膜上に、通ｆ
ｌｉ厚１〜２μｍのフォトレジスト膜を形成し第１フォ
トレジスト膜と同様のパターンに露光、現像して用いる
ことができる。
ン基板中に不純物イオンを注入するためのマスクを構成
するためのものであって、！ｉ！ｔｇ厚１〜２１のフォ
トレノスト膜を形成しチャネルの形成を意図する位置に
対応するゲート電極の上方を従来のリソグラフィー技術
で露光し、現像して開口して用いることができる。上記
酸化シリコン膜は、同様に上記マスクを構成するための
ものであって、上記第１フォトレジスト膜の上に例えば
Ｓｉ（ＯＨ）４の有機溶剤溶液等の塗布液をスピンオン
法によって塗布し、第１フォトレジスト膜に損傷を与え
ない温度（通常＋２０−１３０℃程度）で焼威し、塗膜
を酸化シリコンに変換して用いることができる。この膜
厚は、ａｆｌ、＋１〜２．５１が好ましい。０５μｍ未
満ではこの上方から照射される高エネルギーの不純物イ
オン（例えば４００ＫｅＶ〜１０００ＫｅｖのＢ゛、Ｐ
゛等）が通過して配線層に注入されるので好ましくない
。上記第２フォトレジスト膜は、チャネルの形成を意図
する位置に対応する上記酸化シリコン膜のゲート電極上
方位置をエツチングして開口すると共に上記マスクを構
成するためのものであって、酸化シリコン膜上に、通ｆ
ｌｉ厚１〜２μｍのフォトレジスト膜を形成し第１フォ
トレジスト膜と同様のパターンに露光、現像して用いる
ことができる。
この発明においては、第２フォトレジスト膜をマスクし
として上記酸化シリコン膜をエツチングすることによっ
て、チャネルの形成を意図する位置？こ対応するゲート
電極の上方位置に開口部を有すると共に酸化シリコン膜
が簗１及び第２フォトレジスト膜にサントイブチされた
３層からなるマスクパターンを形成する。
として上記酸化シリコン膜をエツチングすることによっ
て、チャネルの形成を意図する位置？こ対応するゲート
電極の上方位置に開口部を有すると共に酸化シリコン膜
が簗１及び第２フォトレジスト膜にサントイブチされた
３層からなるマスクパターンを形成する。
上記開口部は、この上方から照射される高エネルギー不
純物イオンをゲート電極下部に注入するためのものであ
って、イオン注入を意図する位置に対応するゲート電極
上方の位置に形成することができる。上記マスクパター
ンは、この上方から高エネルギーの不純物イオンが照射
された際に上記開口部から所定の位置にイオン注入でき
ると共に上記配線層に不純物イオンが注入されないよう
にマスクすることができる。
純物イオンをゲート電極下部に注入するためのものであ
って、イオン注入を意図する位置に対応するゲート電極
上方の位置に形成することができる。上記マスクパター
ンは、この上方から高エネルギーの不純物イオンが照射
された際に上記開口部から所定の位置にイオン注入でき
ると共に上記配線層に不純物イオンが注入されないよう
にマスクすることができる。
この発明においては、このマスクパターンの上方から高
エネルギーの不純物を照射することによりゲート電極の
下部に不純物を注入してチャネルを形成する。上記高エ
ネルギーの不純物は、例えばＢｏ、Ｐｏ、Ａｓ 、Ｓ
ｂ”等に、通＄ ４００〜４ＤＯＯＫｅＶのエネルギー
を付与して用いることができる。
エネルギーの不純物を照射することによりゲート電極の
下部に不純物を注入してチャネルを形成する。上記高エ
ネルギーの不純物は、例えばＢｏ、Ｐｏ、Ａｓ 、Ｓ
ｂ”等に、通＄ ４００〜４ＤＯＯＫｅＶのエネルギー
を付与して用いることができる。
この後、マスクパターンを除去し、上記配線層上に絶縁
層を形成し半導体装置を製造することができる。
層を形成し半導体装置を製造することができる。
また、この発明においては、シリコン半導体基板上にＭ
Ｏ９Ｉ−ランジスタを構成するゲート酸化膜及びゲート
電極とゲート電極形成面上の半導体保護膜と半導体保護
膜上の配線層とが形成され、この上に第１フォトレジス
ト膜、スピンオングラス法による酸化シリコン膜及びチ
ャネルの形成を意図する位置に対応するゲート電極の上
方位置に開口部を有する第２フォトレジスト膜を順に形
成し、第２フォトレジスト膜をマスクとして酸化シリコ
ン膜をエツチングして開口し、第２フォトレジスト膜の
アッシングと酸化シリコン膜をマスクとする第１フォト
レジスト膜のエツチングを行うことによってチャネルの
形成を意図する位置に対応するゲート電極の上方位置に
開口部を有すると共に第１フォトレジスト膜と酸化シリ
コン膜との２層からなるマスクパターンを形成し、この
マスクパターンの上方から高エネルギーの不純物イオン
を照射することによりゲート電極の下部に不純物イオン
を注入してチャネルを形成することを特徴とする半導体
装置の製造方法が提供される。
Ｏ９Ｉ−ランジスタを構成するゲート酸化膜及びゲート
電極とゲート電極形成面上の半導体保護膜と半導体保護
膜上の配線層とが形成され、この上に第１フォトレジス
ト膜、スピンオングラス法による酸化シリコン膜及びチ
ャネルの形成を意図する位置に対応するゲート電極の上
方位置に開口部を有する第２フォトレジスト膜を順に形
成し、第２フォトレジスト膜をマスクとして酸化シリコ
ン膜をエツチングして開口し、第２フォトレジスト膜の
アッシングと酸化シリコン膜をマスクとする第１フォト
レジスト膜のエツチングを行うことによってチャネルの
形成を意図する位置に対応するゲート電極の上方位置に
開口部を有すると共に第１フォトレジスト膜と酸化シリ
コン膜との２層からなるマスクパターンを形成し、この
マスクパターンの上方から高エネルギーの不純物イオン
を照射することによりゲート電極の下部に不純物イオン
を注入してチャネルを形成することを特徴とする半導体
装置の製造方法が提供される。
この発明においては、上記配線層形成面上に第１フォト
レジスト膜、スピンオングラス法による酸化シリコン膜
及びチャネルの形成を意図する位置に対応する上記電極
の上方に開口部を有する第２フォトレジスト膜を順に形
成する。
レジスト膜、スピンオングラス法による酸化シリコン膜
及びチャネルの形成を意図する位置に対応する上記電極
の上方に開口部を有する第２フォトレジスト膜を順に形
成する。
上記スピンオングラス法による酸化シリコン膜は第１フ
ォトレジスト膜と共に上記マスクパターンを形成するた
めのものであって、例えばＳｉ・（ＯＨ）、の有機溶剤
溶液等の塗布液をスピンオン法によって塗布し第１フォ
トレジスト膜に損傷を与えない温度（通常１２０〜１３
０℃程度）で焼成し、塗膜を酸化シリコンに変換して用
いることができる。この膜厚は通常１５〜３．０μｍが
好ましい。
ォトレジスト膜と共に上記マスクパターンを形成するた
めのものであって、例えばＳｉ・（ＯＨ）、の有機溶剤
溶液等の塗布液をスピンオン法によって塗布し第１フォ
トレジスト膜に損傷を与えない温度（通常１２０〜１３
０℃程度）で焼成し、塗膜を酸化シリコンに変換して用
いることができる。この膜厚は通常１５〜３．０μｍが
好ましい。
１０μｍ未満ではこの上から照射される高エネルギーの
不純物イオンがマスクパターンのマスクを通過して配線
層に注入されるので好ましくない。
不純物イオンがマスクパターンのマスクを通過して配線
層に注入されるので好ましくない。
上記第２フォトレジスト膜は、チャネルの形成を意図す
る位置に対応する第１フォトレジスト膜及びスピンオン
法による酸化シリコン膜の位置を開口するためのもので
あって、チャネルの形成を意図する位置に対応するゲー
ト電極の上方位置に開口部を有する。
る位置に対応する第１フォトレジスト膜及びスピンオン
法による酸化シリコン膜の位置を開口するためのもので
あって、チャネルの形成を意図する位置に対応するゲー
ト電極の上方位置に開口部を有する。
この発明においては第２フォトレジスト膜をマスクとし
て酸化シリコン膜をエツチングして開口する。
て酸化シリコン膜をエツチングして開口する。
この発明においては第２フォトレジスト膜のアッシング
と酸化シリコン膜をマスクする第１フォトレジスト膜の
エツチングを行うことによってチャネルの形成を意図す
る位置に対応するゲート電極の上方位置に開口部を有す
ると共に第１フオトレンスト膜と酸化シリコン膜との２
層からなるマスクパターンを形成する。
と酸化シリコン膜をマスクする第１フォトレジスト膜の
エツチングを行うことによってチャネルの形成を意図す
る位置に対応するゲート電極の上方位置に開口部を有す
ると共に第１フオトレンスト膜と酸化シリコン膜との２
層からなるマスクパターンを形成する。
上記アッノングは、ａｆｏｔプラズマによって行うのが
よく、０．プラズマが第２フォトレジスト膜をアッノン
グ除去する際、第１フォトレジスト膜をセルファライン
でパターニング開口することができる。
よく、０．プラズマが第２フォトレジスト膜をアッノン
グ除去する際、第１フォトレジスト膜をセルファライン
でパターニング開口することができる。
この発明においては、このマスクパターンの上方から高
エネルギーの不純物イオンを照射することによりゲート
電極の下部に不純物イオンを注入してチャネルを形成す
る。
エネルギーの不純物イオンを照射することによりゲート
電極の下部に不純物イオンを注入してチャネルを形成す
る。
この後、マスクパターンを除去し、上記配線層上に絶縁
層を形威し半導体装置を製造することができる。
層を形威し半導体装置を製造することができる。
（ホ）作用
第１フォトレジスト膜の上に低い温度で形成されたスピ
ンオングラス法による酸化シリコン膜が、高エネルギー
の不純物イオンに対して配線層をマスクする。
ンオングラス法による酸化シリコン膜が、高エネルギー
の不純物イオンに対して配線層をマスクする。
（へ）実施例
以下に、この発明の実施例について図面を用いて説明す
る。
る。
実施例１
第１図（ａ）に示すように、Ｐ（１００）半導体シリコ
ン基板ｌ上にＮ°ソースドレイン２とゲート酸化膜３及
びゲート電極４を常法により形成した。このＭＯＳトラ
ンジスタ構造上にパッジベージジン膜６ （ＮＳＣ＋Ｂ
ＰＳＧ膜）を７０００人デボした。その後通常のデバイ
ス製作工程に従って、１μ■厚のアルミニウム配線層７
を形成し、フォトレジスト８２Ｌを１．１μｍ塗布して
アライメント窓開けした。
ン基板ｌ上にＮ°ソースドレイン２とゲート酸化膜３及
びゲート電極４を常法により形成した。このＭＯＳトラ
ンジスタ構造上にパッジベージジン膜６ （ＮＳＣ＋Ｂ
ＰＳＧ膜）を７０００人デボした。その後通常のデバイ
ス製作工程に従って、１μ■厚のアルミニウム配線層７
を形成し、フォトレジスト８２Ｌを１．１μｍ塗布して
アライメント窓開けした。
次に第１図（ｂ）に示すようにスピンオングラス（ＳＯ
Ｇ）塗布液を塗布し、１２０〜１３０℃でベーキングし
１μ■厚の酸化シリコン層９を形成しさらにその後２層
目フォトレジスト８ｂを１．１μ鳳塗布後、１層目と同
じマスクパターンでパターニングし、第１図（ｃ）に示
すように、２層目レジストをマスクとして酸化シリコン
層（ＳＯＧ層）９をドライエツチングした。
Ｇ）塗布液を塗布し、１２０〜１３０℃でベーキングし
１μ■厚の酸化シリコン層９を形成しさらにその後２層
目フォトレジスト８ｂを１．１μ鳳塗布後、１層目と同
じマスクパターンでパターニングし、第１図（ｃ）に示
すように、２層目レジストをマスクとして酸化シリコン
層（ＳＯＧ層）９をドライエツチングした。
このマスクの開口部は、イオン注入領域のパターン開口
部となり、レジスト／Ｓ ＯＧ／レジストの三層構造マ
スクとして利用される。この三層構造マスクは、■Ｂ０
を４００ＫｅＶでゲート下にイオン注入してトランジス
タのしきい値を変化させると、従来は、第３図（ａ）に
示すようにメタル配線層と注入イオンとの干渉によって
信頼性が低下という問題があったが、この実施例におい
ては第３図（ｂ）（シミュレーションの図）で示す様に
配線と注入イオンとの干渉を抑制でき半導体装置の信頼
性が向上した。
部となり、レジスト／Ｓ ＯＧ／レジストの三層構造マ
スクとして利用される。この三層構造マスクは、■Ｂ０
を４００ＫｅＶでゲート下にイオン注入してトランジス
タのしきい値を変化させると、従来は、第３図（ａ）に
示すようにメタル配線層と注入イオンとの干渉によって
信頼性が低下という問題があったが、この実施例におい
ては第３図（ｂ）（シミュレーションの図）で示す様に
配線と注入イオンとの干渉を抑制でき半導体装置の信頼
性が向上した。
実施例２
実施例！において、フォトレジスト８ユのアライメント
窓開け（開口）する代わりに、第２図（ａ）に示すよう
にこの窓明けをせずにフォトレジスト８ａの上にスピン
オングラス法による酸化シリコン膜（ＳＯＧ）を２ｕｖ
ａ塗布ベーキングして８００層９を形成した。引き続い
て第２図（ｂ）に示すように、三層目のレノスト８ｂを
１．１μ−を塗布バターニング後、このパターンで８０
０層９をエツチングした。次に第２図（ｃ）に示すよう
にＯ，プラズマで三層目のレジスト８ｂをアッシングし
て一層目しシストの窓開け（開口）を行う。この他は実
施例１と同様にして半導体装置を作成した。なお、−層
目レジストは三層目レジストのパターンとセルファライ
ンとなっており、イオン注入のマスクとして利用される
。■Ｂ゛を４００ＫｅＶで注入すると、メタル配線とイ
オンの干渉問題は、第３図（Ｃ）に示す通り回避できた
。
窓開け（開口）する代わりに、第２図（ａ）に示すよう
にこの窓明けをせずにフォトレジスト８ａの上にスピン
オングラス法による酸化シリコン膜（ＳＯＧ）を２ｕｖ
ａ塗布ベーキングして８００層９を形成した。引き続い
て第２図（ｂ）に示すように、三層目のレノスト８ｂを
１．１μ−を塗布バターニング後、このパターンで８０
０層９をエツチングした。次に第２図（ｃ）に示すよう
にＯ，プラズマで三層目のレジスト８ｂをアッシングし
て一層目しシストの窓開け（開口）を行う。この他は実
施例１と同様にして半導体装置を作成した。なお、−層
目レジストは三層目レジストのパターンとセルファライ
ンとなっており、イオン注入のマスクとして利用される
。■Ｂ゛を４００ＫｅＶで注入すると、メタル配線とイ
オンの干渉問題は、第３図（Ｃ）に示す通り回避できた
。
また、二層目レジスト中で照射された高エネルギー不純
物イオンを阻止するための照射イオンエネルギーと５Ｏ
Ｇ（酸化シリコン）膜厚の関係は、第４図の様に計算さ
れ、ｌ Ｍ ｅ Ｖでイオン照射する場合では、”Ｂ”
では５ＯＧ＝１．ｈｓ、”Ｐ”では５ｏ（１；＝０．９
μ麿で下地配線層への注入イオンの突き抜きを防止でき
る。
物イオンを阻止するための照射イオンエネルギーと５Ｏ
Ｇ（酸化シリコン）膜厚の関係は、第４図の様に計算さ
れ、ｌ Ｍ ｅ Ｖでイオン照射する場合では、”Ｂ”
では５ＯＧ＝１．ｈｓ、”Ｐ”では５ｏ（１；＝０．９
μ麿で下地配線層への注入イオンの突き抜きを防止でき
る。
（ト）発明の効果
この発明によれば、開口プロセスに繁雑性やパターンの
シフトがなく高い解像度でマスクパターンを形成するこ
とができ、高エネルギーの不純物を照射しても照射イオ
ンがアルミニウム配線層に達しないようによくマスクし
てゲート電極の下部にイオン注入できチャネルを形成す
ることのできる半導体装置の製造方法を提供することが
できる。
シフトがなく高い解像度でマスクパターンを形成するこ
とができ、高エネルギーの不純物を照射しても照射イオ
ンがアルミニウム配線層に達しないようによくマスクし
てゲート電極の下部にイオン注入できチャネルを形成す
ることのできる半導体装置の製造方法を提供することが
できる。
第１図及び第２図は、この発明の実施例で作製した半導
体装置の製造工程説明図、第３図（ａ）は、従来のマス
クパターンを用いて高エネルギー不純物イオンを照射し
たときのマスク部に注入されたイオンの説明図、第３図
（ｂ）及び（ｃ）は、この発明の実施例で作製したマス
クパターンを用いて高エネルギー不純物イオンを照射し
たときのマスク部に注入されたイオンの説明図、第４図
はスピンオングラス法による酸化シリコンの膜厚と照射
される不純物イオンの可能なエネルギーの説明図、第５
図は従来の半導体装置の説明図である。 １・・・・・・半導体シリコン基板、 ２・・・・・・活性層（ソースドレイン）、３・・・・
・・ゲート酸化膜、４・・・・・・ゲート電極、６・・
・・・・半導体保護膜（パッシベーション膜）７・・・
・・・アルミニウム配線層、 ８ａ・・・・・・第１フォトレジスト膜、９・・・・・
・スピンオン法による酸化シリコン膜（ＳＯＧ層）、 ８ｂ・・・・・・第２フォトレジスト膜。 第 図 （ｂ） （Ｃ）
体装置の製造工程説明図、第３図（ａ）は、従来のマス
クパターンを用いて高エネルギー不純物イオンを照射し
たときのマスク部に注入されたイオンの説明図、第３図
（ｂ）及び（ｃ）は、この発明の実施例で作製したマス
クパターンを用いて高エネルギー不純物イオンを照射し
たときのマスク部に注入されたイオンの説明図、第４図
はスピンオングラス法による酸化シリコンの膜厚と照射
される不純物イオンの可能なエネルギーの説明図、第５
図は従来の半導体装置の説明図である。 １・・・・・・半導体シリコン基板、 ２・・・・・・活性層（ソースドレイン）、３・・・・
・・ゲート酸化膜、４・・・・・・ゲート電極、６・・
・・・・半導体保護膜（パッシベーション膜）７・・・
・・・アルミニウム配線層、 ８ａ・・・・・・第１フォトレジスト膜、９・・・・・
・スピンオン法による酸化シリコン膜（ＳＯＧ層）、 ８ｂ・・・・・・第２フォトレジスト膜。 第 図 （ｂ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、シリコン半導体基板上にＭＯＳトランジスタを構成
するゲート酸化膜及びゲート電極とゲート電極形成面上
の半導体保護膜と半導体保護膜上の配線層とが形成され
、チャネルの形成を意図する位置に対応する上記ゲート
電極の上方位置に開口部を有する第１フォトレジスト膜
、スピンオングラス法による酸化シリコン膜及び第１フ
ォトレジスト膜と同様のパターンの第２フォトレジスト
膜を順に形成し、第２フォトレジスト膜をマスクとして
上記酸化シリコン膜をエッチングすることによって、チ
ャネルの形成を意図する位置に対応するゲート電極の上
方位置に開口部を有すると共に酸化シリコン膜が第１及
び第２フォトレジスト膜にサンドイッチされた３層から
なるマスクパターンを形成し、このマスクパターンの上
方から高エネルギーの不純物イオンを照射することによ
りゲート電極の下部に不純物イオンを注入してチャネル
を形成することを特徴とする半導体装置の製造方法。 ２、シリコン半導体基板上にＭＯＳトランジスタを構成
するゲート酸化膜及びゲート電極とゲート電極形成面上
の半導体保護膜と半導体保護膜上の配線層とが形成され
、この上に第１フォトレジスト膜、スピンオングラス法
による酸化シリコン膜及びチャネルの形成を意図する位
置に対応するゲート電極の上方位置に開口部を有する第
２フォトレジスト膜を順に形成し、第２フォトレジスト
膜をマスクとして酸化シリコン膜をエッチングして開口
し、第２フォトレジスト膜のアッシングと酸化シリコン
膜をマスクとする第１フォトレジスト膜のエッチングを
行うことによってチャネルの形成を意図する位置に対応
するゲート電極の上方位置に開口部を有すると共に第１
フォトレジスト膜と酸化シリコン膜との２層からなるマ
スクパターンを形成し、このマスクパターンの上方から
高エネルギーの不純物イオンを照射することによりゲー
ト電極の下部に不純物イオンを注入してチャネルを形成
することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227069A JPH04107831A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
| US07/742,342 US5158904A (en) | 1990-08-27 | 1991-08-08 | Process for the preparation of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227069A JPH04107831A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107831A true JPH04107831A (ja) | 1992-04-09 |
Family
ID=16855045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227069A Pending JPH04107831A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5158904A (ja) |
| JP (1) | JPH04107831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219553A (ja) * | 2003-04-25 | 2010-09-30 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576225A (en) * | 1992-05-09 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming electric circuit using anodic oxidation |
| US5322805A (en) * | 1992-10-16 | 1994-06-21 | Ncr Corporation | Method for forming a bipolar emitter using doped SOG |
| US5459086A (en) * | 1994-11-07 | 1995-10-17 | United Microelectronics Corporation | Metal via sidewall tilt angle implant for SOG |
| US6114186A (en) * | 1996-07-30 | 2000-09-05 | Texas Instruments Incorporated | Hydrogen silsesquioxane thin films for low capacitance structures in integrated circuits |
| CN115841941B (zh) * | 2023-02-10 | 2023-05-09 | 长鑫存储技术有限公司 | 一种半导体结构的形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295821A (ja) * | 1985-10-23 | 1987-05-02 | Hitachi Ltd | イオン打込み方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895966A (en) * | 1969-09-30 | 1975-07-22 | Sprague Electric Co | Method of making insulated gate field effect transistor with controlled threshold voltage |
| US3959025A (en) * | 1974-05-01 | 1976-05-25 | Rca Corporation | Method of making an insulated gate field effect transistor |
| JPS5839376B2 (ja) * | 1978-10-30 | 1983-08-30 | 富士通株式会社 | イオン注入法 |
| US4235011A (en) * | 1979-03-28 | 1980-11-25 | Honeywell Inc. | Semiconductor apparatus |
| US4356042A (en) * | 1980-11-07 | 1982-10-26 | Mostek Corporation | Method for fabricating a semiconductor read only memory |
| JPS61292358A (ja) * | 1985-06-19 | 1986-12-23 | Fujitsu Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US4845047A (en) * | 1987-06-25 | 1989-07-04 | Texas Instruments Incorporated | Threshold adjustment method for an IGFET |
-
1990
- 1990-08-27 JP JP2227069A patent/JPH04107831A/ja active Pending
-
1991
- 1991-08-08 US US07/742,342 patent/US5158904A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010219553A (ja) * | 2003-04-25 | 2010-09-30 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5158904A (en) | 1992-10-27 |
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