JPH04159887A - 垂直フィルタ回路 - Google Patents
垂直フィルタ回路Info
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- JPH04159887A JPH04159887A JP2285277A JP28527790A JPH04159887A JP H04159887 A JPH04159887 A JP H04159887A JP 2285277 A JP2285277 A JP 2285277A JP 28527790 A JP28527790 A JP 28527790A JP H04159887 A JPH04159887 A JP H04159887A
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- output
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、走査線数１１２５本のいわゆるＭＵＳＥ方式
の帯域圧縮したハイビジョン信号を、走査線数５２５本
、フレーム数毎秒６０のいわゆるクリアビジョンと呼ぶ
ＥＤＴＶのＮＴＳＣノンインタレース用信号に変換する
ＭｔＪＳＥ／ＮＴＳＣコンバータに使用する走査線数変
換用の垂直フィルタ回路に関する。
の帯域圧縮したハイビジョン信号を、走査線数５２５本
、フレーム数毎秒６０のいわゆるクリアビジョンと呼ぶ
ＥＤＴＶのＮＴＳＣノンインタレース用信号に変換する
ＭｔＪＳＥ／ＮＴＳＣコンバータに使用する走査線数変
換用の垂直フィルタ回路に関する。
高精細度テレビとして提案されているいわゆるハイビジ
ョンの方式は、走査線数が１１２５本と多く、また画面
の縦横比も９：１６で、走査線数が５２５木、画面の縦
横比３：４を採用している従来のＮＴＳＣ方式とは異な
っている。
ョンの方式は、走査線数が１１２５本と多く、また画面
の縦横比も９：１６で、走査線数が５２５木、画面の縦
横比３：４を採用している従来のＮＴＳＣ方式とは異な
っている。
依って同ハイビジョンの放送信号を従来のＮＴＳＣ方式
の装置で受像するためには、走査線数を変換することが
必要となる。
の装置で受像するためには、走査線数を変換することが
必要となる。
第６図は画面の縦横比９：１６のハイビジョンの画像を
３：４の画面の縦横比のＮＴＳＣ信号再生用のスクリー
ンに嵌め込んだ図であり、垂直フィルタを使用して走査
線数を３：２で変換した場合や、５：４で変換して９：
１６のハイビジョンの画面の縦横比のままＮＴＳＣ信号
再生用のスクリーンに嵌め込んだ場合は、画像の歪みを
防止するため水平方向も３：２、あるいは５：４に時間
軸圧縮する必要があり、前者の場合は圧縮率が高く、Ｎ
ＴＳＣ信号再生用のスクリーンの左右に画像のないブラ
ンク部分が発生し、ＮＴＳＣ信号再生用のスクリーンの
有効利用ができず、後者の場合は圧縮率が低く、ハイビ
ジョンの画面の左右がＮＴＳＣ信号再生用のスクリーン
からはみ出してしまい、ハイビジョンの画像が一部欠け
るという問題があった。
３：４の画面の縦横比のＮＴＳＣ信号再生用のスクリー
ンに嵌め込んだ図であり、垂直フィルタを使用して走査
線数を３：２で変換した場合や、５：４で変換して９：
１６のハイビジョンの画面の縦横比のままＮＴＳＣ信号
再生用のスクリーンに嵌め込んだ場合は、画像の歪みを
防止するため水平方向も３：２、あるいは５：４に時間
軸圧縮する必要があり、前者の場合は圧縮率が高く、Ｎ
ＴＳＣ信号再生用のスクリーンの左右に画像のないブラ
ンク部分が発生し、ＮＴＳＣ信号再生用のスクリーンの
有効利用ができず、後者の場合は圧縮率が低く、ハイビ
ジョンの画面の左右がＮＴＳＣ信号再生用のスクリーン
からはみ出してしまい、ハイビジョンの画像が一部欠け
るという問題があった。
従って、ＮＴＳＣ信号再生用のスクリーンの水平方向を
一杯にしてハイビジョンの画像を表示するためには、ハ
イビジョンの画像を４＝３で変換すれば良く、本発明は
、走査線数１１２５本のハイビジョンのＭＵＳＥ信号中
に含まれている１フイールド５１６本の輝度信号走査線
を３／４に圧縮してＮＴＳＣノンインタレース用信号に
変換する垂直フィルタ回路を提供することを目的とする
。
一杯にしてハイビジョンの画像を表示するためには、ハ
イビジョンの画像を４＝３で変換すれば良く、本発明は
、走査線数１１２５本のハイビジョンのＭＵＳＥ信号中
に含まれている１フイールド５１６本の輝度信号走査線
を３／４に圧縮してＮＴＳＣノンインタレース用信号に
変換する垂直フィルタ回路を提供することを目的とする
。
（課題を解決するための手段）
第５図は本発明の一実施例を示ずＭ Ｕ Ｓ Ｅ／ＮＴ
ＳＣコンバータに使用する垂直フィルタの走査線変換の
位置関係を示す説明図であり、同図に示すように、ハイ
ビジョンのＭＵＳＥ信号をディジタル信号に変換して抽
出した１フイールド５１６本の走査線を有する輝度信号
を垂直フィルタに入力して、同垂直フィルタで前記５１
６本の輝度信号走査線の隣接する４本の実線で示す走査
線の第１に７／８、第２に１／８の重み付けを行って加
算して点線で示す１番目の走査線を抽出し、前記第２と
第３に各々１／２の重み付けを行って加算して点線で示
す２番目の走査線を抽出し、前記第３に１／８、第４に
７／８の重み付けを行って加算して点線で示す３番目の
走査線を抽出し、同手順を繰り返すことにより走査線数
を３／４に圧縮してＮＴＳＣノンインタレース用信号定
信号するようにしたものである。
ＳＣコンバータに使用する垂直フィルタの走査線変換の
位置関係を示す説明図であり、同図に示すように、ハイ
ビジョンのＭＵＳＥ信号をディジタル信号に変換して抽
出した１フイールド５１６本の走査線を有する輝度信号
を垂直フィルタに入力して、同垂直フィルタで前記５１
６本の輝度信号走査線の隣接する４本の実線で示す走査
線の第１に７／８、第２に１／８の重み付けを行って加
算して点線で示す１番目の走査線を抽出し、前記第２と
第３に各々１／２の重み付けを行って加算して点線で示
す２番目の走査線を抽出し、前記第３に１／８、第４に
７／８の重み付けを行って加算して点線で示す３番目の
走査線を抽出し、同手順を繰り返すことにより走査線数
を３／４に圧縮してＮＴＳＣノンインタレース用信号定
信号するようにしたものである。
あるいは、前記１／８及び７／８の重み付けの数値を使
用する代わりに同数値の近似値である、１／６及び５／
６の数値を使用し第５図の括弧内で示した重み付けで走
査線を抽出するようにしている。
用する代わりに同数値の近似値である、１／６及び５／
６の数値を使用し第５図の括弧内で示した重み付けで走
査線を抽出するようにしている。
本発明では、第５図の如＜ＭＵＳＥ信号の１フレームの
走査線１１２５本の内、毎秒６０１（ｚの１フイ一ルド
分の５１６本の輝度信号走査線の各４本から３本に変換
して走査線を変えるようにしてあり、５１６本を３８７
本の走査線に変換し、同３８７本の走査線でフレーム数
毎秒６０のＮＴＳＣノンインタレース用信号色信号よう
にしている。
走査線１１２５本の内、毎秒６０１（ｚの１フイ一ルド
分の５１６本の輝度信号走査線の各４本から３本に変換
して走査線を変えるようにしてあり、５１６本を３８７
本の走査線に変換し、同３８７本の走査線でフレーム数
毎秒６０のＮＴＳＣノンインタレース用信号色信号よう
にしている。
ＮＴＳＣノンインタレース用信号色信号走査線本数は４
８３本であり、３８７木との差分は映像信号のないブラ
ンク部分となるが、直流成分を同ブランク部分に重畳す
る等の処理を行い、水平方向も同圧縮率３／４で時間軸
圧縮を行うことによりＮＴＳＣ信号再生用のスクリーン
の水平方向を一杯にしてハイビジョンの画像を縦横比９
：１６のまま表示することができる。
８３本であり、３８７木との差分は映像信号のないブラ
ンク部分となるが、直流成分を同ブランク部分に重畳す
る等の処理を行い、水平方向も同圧縮率３／４で時間軸
圧縮を行うことによりＮＴＳＣ信号再生用のスクリーン
の水平方向を一杯にしてハイビジョンの画像を縦横比９
：１６のまま表示することができる。
第１図は本発明の一実施例を示すＭＵＳＥ／ＮＴＳＣコ
ンバータの要部電気回路ブロック図であり、ハイビジョ
ンのＭＵＳＥ信号をディジタル信号に変換して抽出した
走査線数１１２５本の内１フイ一ルド分の５１６本の輝
度信号データを入力端子１を介して垂直フィルタに入力
しており、同垂直フィルタで入力された映像信号αを分
岐させて、同分岐させて第１を１Ｈ遅延回路２に入力し
て１Ｈ遅延させた信号βを出力させ、信号βの出力を分
岐させて一方を加算器３に入力し、同加算器３で前記入
力信号の分岐の第２から加えられている入力映像信号α
と加算してα＋βの信号を出力して１／２を乗算する乗
算器６に入力し、同乗算器６で１／２を乗じて１／２・
（α＋β）の信号を出力し、１／２・ （α＋β）の
信号出力を分岐させて、同分岐させた一方をセレクタ１
０に入力している。
ンバータの要部電気回路ブロック図であり、ハイビジョ
ンのＭＵＳＥ信号をディジタル信号に変換して抽出した
走査線数１１２５本の内１フイ一ルド分の５１６本の輝
度信号データを入力端子１を介して垂直フィルタに入力
しており、同垂直フィルタで入力された映像信号αを分
岐させて、同分岐させて第１を１Ｈ遅延回路２に入力し
て１Ｈ遅延させた信号βを出力させ、信号βの出力を分
岐させて一方を加算器３に入力し、同加算器３で前記入
力信号の分岐の第２から加えられている入力映像信号α
と加算してα＋βの信号を出力して１／２を乗算する乗
算器６に入力し、同乗算器６で１／２を乗じて１／２・
（α＋β）の信号を出力し、１／２・ （α＋β）の
信号出力を分岐させて、同分岐させた一方をセレクタ１
０に入力している。
前記分岐させた１／２・ （α＋β）の信号出力の他方
は１／４を乗算する乗算器７に入力し、同乗算器７で１
／４を乗じて１／８・ （α＋β）の信号を出力し加算
器９に入力している。
は１／４を乗算する乗算器７に入力し、同乗算器７で１
／４を乗じて１／８・ （α＋β）の信号を出力し加算
器９に入力している。
前記入力信号の分岐の第３から入力映像信号αをセレク
タ４に入力し、さらに、前記信号βの出力の分岐させた
他方を同セレクタ４に入力し、同セレクタ４に加えられ
ている制御信号１により信号α、あるいは信号βを出力
して３／４を乗算する乗算器５に入力し、同乗算器５で
３／４を乗じて３／４・α、あるいは３／４・βの信号
を出力し、加算器９に入力している。
タ４に入力し、さらに、前記信号βの出力の分岐させた
他方を同セレクタ４に入力し、同セレクタ４に加えられ
ている制御信号１により信号α、あるいは信号βを出力
して３／４を乗算する乗算器５に入力し、同乗算器５で
３／４を乗じて３／４・α、あるいは３／４・βの信号
を出力し、加算器９に入力している。
同加算器９で加えられている前記１／８・ （α＋β）
の信号に前記３／４・α、あるいは３／４・β信号を加
算して１／８・ （７α＋β）、あるいは１／８・ （
α＋７β）の信号を出力してセｌ／クタ１０に入力して
いる。
の信号に前記３／４・α、あるいは３／４・β信号を加
算して１／８・ （７α＋β）、あるいは１／８・ （
α＋７β）の信号を出力してセｌ／クタ１０に入力して
いる。
セレクタ１０では加えられている制御信号２により入力
される前記１／２・ （α＋β）の信号と、１／８・
（７α＋β）の信号と１／８・ （α＋７β）の信号の
いずれかを選択して出力し、ＦＩＦＯ（Ｆａｓｔ Ｉｎ
Ｆａｓｔ Ｏｕｔの略）タイプのメモリ１１に入力し
、同メモリ１１では入力されている書き込み制御信号及
び読み出し制御信号により入力信号の書き込み及び読み
出しを行って出力端子１２に映像信号を出力するように
している。
される前記１／２・ （α＋β）の信号と、１／８・
（７α＋β）の信号と１／８・ （α＋７β）の信号の
いずれかを選択して出力し、ＦＩＦＯ（Ｆａｓｔ Ｉｎ
Ｆａｓｔ Ｏｕｔの略）タイプのメモリ１１に入力し
、同メモリ１１では入力されている書き込み制御信号及
び読み出し制御信号により入力信号の書き込み及び読み
出しを行って出力端子１２に映像信号を出力するように
している。
上記実施例では乗算器を使用して説明しているが、乗算
器を使用する代わりにビットシフトと加算器を使用する
ようにして、入力された信号のビットをシフトさせて、
同シフトさせた信号同士を加算するようにしても良い。
器を使用する代わりにビットシフトと加算器を使用する
ようにして、入力された信号のビットをシフトさせて、
同シフトさせた信号同士を加算するようにしても良い。
乗算器を使用すると回路が複雑になり、回路規模も大き
くなるが、ビットシフトと加算だけであれば回路規模も
小さくできるという利点がある。あるいは、乗算器を使
用する代わりに係数ＲＯＭを使用し、同係数Ｒ０Ｍの内
部の係数と入力信号とを演算して出力するようにしても
良い。
くなるが、ビットシフトと加算だけであれば回路規模も
小さくできるという利点がある。あるいは、乗算器を使
用する代わりに係数ＲＯＭを使用し、同係数Ｒ０Ｍの内
部の係数と入力信号とを演算して出力するようにしても
良い。
また、乗算器５．７に各々３／４．１／４の乗数を使用
しているが、各々２／３．１／３の乗数を使用するよう
にしても良い。この場合には第４図中のＨのケースに示
すように、前記メモリ１１に１／２・（α＋β）の信号
と１／６・（５α＋β）の信号と１／６・ （α＋５β
）の信号が入力されるようになる。
しているが、各々２／３．１／３の乗数を使用するよう
にしても良い。この場合には第４図中のＨのケースに示
すように、前記メモリ１１に１／２・（α＋β）の信号
と１／６・（５α＋β）の信号と１／６・ （α＋５β
）の信号が入力されるようになる。
第２図は第１図におレノる制御信号を供給する制御回路
の電気回路ブロック図であり、３０はラインカウンタで
あり、入力信号としてハイビジョンのＭＵＳＥ信号をデ
ィジタル信号に変換して抽出した走査線数１１２５本の
内１フィールド分の５１６本の輝度信号データを入力し
ており、ラインカランｌ−０（ＬＣＯ）のＬＳＢの桁と
ラインカウント１ （ｔ、Ｃ１）のＬＳＢの一つ前の桁
を制御信号として出力するようにしてあり、また、ライ
ンカウンタ３０でラインをカラン（・シてタイミング信
号を読み出し制御信号発生回路３７に入力しており、同
読み出し制御信号発生回路３７では第３図に示すような
フィールドの先頭から１２９ライン迄が１．レベルで１
３０ライン目でＨレベルになり、同Ｈｌ／ベルの期間が
５１６ライン迄継続する読み出し制御信号を出力するよ
うにしている。
の電気回路ブロック図であり、３０はラインカウンタで
あり、入力信号としてハイビジョンのＭＵＳＥ信号をデ
ィジタル信号に変換して抽出した走査線数１１２５本の
内１フィールド分の５１６本の輝度信号データを入力し
ており、ラインカランｌ−０（ＬＣＯ）のＬＳＢの桁と
ラインカウント１ （ｔ、Ｃ１）のＬＳＢの一つ前の桁
を制御信号として出力するようにしてあり、また、ライ
ンカウンタ３０でラインをカラン（・シてタイミング信
号を読み出し制御信号発生回路３７に入力しており、同
読み出し制御信号発生回路３７では第３図に示すような
フィールドの先頭から１２９ライン迄が１．レベルで１
３０ライン目でＨレベルになり、同Ｈｌ／ベルの期間が
５１６ライン迄継続する読み出し制御信号を出力するよ
うにしている。
読み出し制御信号発生回路３７からの出力は入力端子１
６を介して第１図に示すメモリ１１に入力しており、読
み出し制御信号のＩ（レベルの期間で書き込まれたデー
タを読み出すようにしている。
６を介して第１図に示すメモリ１１に入力しており、読
み出し制御信号のＩ（レベルの期間で書き込まれたデー
タを読み出すようにしている。
前記ラインカウンタ３０からのラインカウント０の信号
は分岐させてあり、インバータ３２とＡＮＤ回路３３と
３５に入力している。インバータ３２は入力信号の極性
を反転させて出力するようにしており、同出力を分岐さ
せて一方を制御信号２として出力するようにし、同分岐
させた他方をＡＮＤ回路３４に入力するようにしている
。
は分岐させてあり、インバータ３２とＡＮＤ回路３３と
３５に入力している。インバータ３２は入力信号の極性
を反転させて出力するようにしており、同出力を分岐さ
せて一方を制御信号２として出力するようにし、同分岐
させた他方をＡＮＤ回路３４に入力するようにしている
。
第４図は第１図の電気回路ブロック図中の制御信号の極
性とメモリの書き込み状態を示す説明図であり、同図に
示すようにラインカウント０の値が１の場合は制御信号
２としてＬレベルの信号を出力し、ラインカウント０の
値が０の場合は制御信号２としてＨレベルの信号を出力
するようにしており、制御信号２は入力端子］４を介し
て第１図に示すセレクタ１０に入力しており、同セレク
タ１０は制御信号２がＬレベルの場合は加算器９からの
入力信号Ａを出力し、制御信号２がＨレベルの場合は乗
算器６からの入力信号Ｂを出力する。
性とメモリの書き込み状態を示す説明図であり、同図に
示すようにラインカウント０の値が１の場合は制御信号
２としてＬレベルの信号を出力し、ラインカウント０の
値が０の場合は制御信号２としてＨレベルの信号を出力
するようにしており、制御信号２は入力端子］４を介し
て第１図に示すセレクタ１０に入力しており、同セレク
タ１０は制御信号２がＬレベルの場合は加算器９からの
入力信号Ａを出力し、制御信号２がＨレベルの場合は乗
算器６からの入力信号Ｂを出力する。
前記ラインカウンタ３０からのラインカウント１の信号
は分岐させてあり、インバータ３１とＡＮＤ回路３３と
３４に入力している。インバータ３１は入力信号の極性
を反転させて出力しＡＮＤ回路３５に入力するようにし
ている。ＡＮＤ回路３５には前記ラインカウントＯから
の信号も入力されており、第４図に示すようにラインカ
ウント１の信号がＯでラインカウントＯの信号が１の場
合に、ＡＮＤ回路３５からＨレベルの信号が出力され、
他の場合にはＬレベルの信号が出力され、同ＡＮＤ回路
３５からの出力を分岐させて一方を制御信号１として入
力端子１３を介して第１図に示すセレクタ４に入力して
おり、前記分岐させた他方をＯＲ回路３６に入力してい
る。
は分岐させてあり、インバータ３１とＡＮＤ回路３３と
３４に入力している。インバータ３１は入力信号の極性
を反転させて出力しＡＮＤ回路３５に入力するようにし
ている。ＡＮＤ回路３５には前記ラインカウントＯから
の信号も入力されており、第４図に示すようにラインカ
ウント１の信号がＯでラインカウントＯの信号が１の場
合に、ＡＮＤ回路３５からＨレベルの信号が出力され、
他の場合にはＬレベルの信号が出力され、同ＡＮＤ回路
３５からの出力を分岐させて一方を制御信号１として入
力端子１３を介して第１図に示すセレクタ４に入力して
おり、前記分岐させた他方をＯＲ回路３６に入力してい
る。
前記セレクタ４は制御信号１がＨレベルの場合は１Ｈ遅
延回路２からの入力信号Ａを出力し、制御信号１がＬレ
ベルの場合は入力端子１からの入力信号Ｂを出力する。
延回路２からの入力信号Ａを出力し、制御信号１がＬレ
ベルの場合は入力端子１からの入力信号Ｂを出力する。
前記ＯＲ回路３６はＡＮＤ回路３３．３４及び３５から
の出力が加えられており、第４図に示すようにラインカ
ウント１の信号が０でラインカウントＯの信号がＯの場
合に、Ｌレベルの信号が出力され、他の場合にはＨレベ
ルの信号が出力さ籾量出力を書き込み制御信号として入
力端子１５を介して第１図に示すメモリ１１に入力して
おり、メモリ１１は書き込み制御信号がＨレベルの場合
のみセ１／クタ１０からの出力を書き込むようにしてい
る。
の出力が加えられており、第４図に示すようにラインカ
ウント１の信号が０でラインカウントＯの信号がＯの場
合に、Ｌレベルの信号が出力され、他の場合にはＨレベ
ルの信号が出力さ籾量出力を書き込み制御信号として入
力端子１５を介して第１図に示すメモリ１１に入力して
おり、メモリ１１は書き込み制御信号がＨレベルの場合
のみセ１／クタ１０からの出力を書き込むようにしてい
る。
以上説明したように、本発明によれば走査線数１１２５
本のハイビジョンのＭＵＳＥ信号を３／４に圧縮して、
ＮＴＳ Ｃノンインタレース用信号に変換することがで
き、同圧縮率で水平方向の時間軸を圧縮すれば、ハイビ
ジョンの画像をそのままの箱横比９：１６でＮＴＳ Ｃ
信号再生用のスクリーンの水平方向を一杯にして表示す
ることを可能とする垂直フィルタ回路を掃供することが
できる。
本のハイビジョンのＭＵＳＥ信号を３／４に圧縮して、
ＮＴＳ Ｃノンインタレース用信号に変換することがで
き、同圧縮率で水平方向の時間軸を圧縮すれば、ハイビ
ジョンの画像をそのままの箱横比９：１６でＮＴＳ Ｃ
信号再生用のスクリーンの水平方向を一杯にして表示す
ることを可能とする垂直フィルタ回路を掃供することが
できる。
第１図は本発明の一実施例を示すＭ Ｕ Ｓ Ｅ／ＮＴ
ＳＣコンバータの要部電気回路ブロック図、第２図は同
上の電気回路ブロック図中の制御信号を供給する制御回
路の電気回路ブロック図、第３図は同上の電気回路ブロ
ック図中の制御信号の波形図、第４図は同上の電気回路
ブロック図中の制御信号の極性とメモリの書き込み状態
を示す説明Ａ第５図は垂直フィルタの走査線変換の位置
関係を示す説明図、第６図は画面の縦横比９：１６のハ
イビジョンの画像を３：４のＮＴＳＣ信号再生用のスク
リーンに嵌め込んだ説明図である。 １．１３，１４，１５．１６−−・・−・入力端子、２
−・ １Ｈ遅延回路、３．９ ・・−加算器、４，１０
− セレクタ、５，６．７ − 乗算器、１１・−・
−メモリ、１２−・出力端子、３０− ラインカウン
タ、３１．３２− インバータ、３３，３４゜３５−
Ａ Ｎ Ｄ回路、３６−・−ＯＲ回路、３７−読み出し
制御信号発生回路。 特許出願人 株式会社富士通ゼネラル
ＳＣコンバータの要部電気回路ブロック図、第２図は同
上の電気回路ブロック図中の制御信号を供給する制御回
路の電気回路ブロック図、第３図は同上の電気回路ブロ
ック図中の制御信号の波形図、第４図は同上の電気回路
ブロック図中の制御信号の極性とメモリの書き込み状態
を示す説明Ａ第５図は垂直フィルタの走査線変換の位置
関係を示す説明図、第６図は画面の縦横比９：１６のハ
イビジョンの画像を３：４のＮＴＳＣ信号再生用のスク
リーンに嵌め込んだ説明図である。 １．１３，１４，１５．１６−−・・−・入力端子、２
−・ １Ｈ遅延回路、３．９ ・・−加算器、４，１０
− セレクタ、５，６．７ − 乗算器、１１・−・
−メモリ、１２−・出力端子、３０− ラインカウン
タ、３１．３２− インバータ、３３，３４゜３５−
Ａ Ｎ Ｄ回路、３６−・−ＯＲ回路、３７−読み出し
制御信号発生回路。 特許出願人 株式会社富士通ゼネラル
Claims (5)
- （１）ハイビジョン信号をディジタル信号に変換して抽
出した輝度信号走査線に対して、同走査線の隣接する４
本を群として演算処理して３本の走査線に変換し、各群
から変換された全ての走査線の相互の垂直方向の間隔が
略等距離になるようにして輝度信号走査線数を圧縮し、
標準テレビジョンのノンインタレース用信号に変換する
ことを特徴とする垂直フィルタ回路。 - （２）前記輝度信号走査線の隣接する４本の走査線の第
１に５／６、第２に１／６の重み付けを行って加算して
１番目の走査線を抽出し、前記第２と第３に各々１／２
の重み付けを行って加算して２番目の走査線を抽出し、
前記第３に１／６、第４に５／６の重み付けを行って加
算して３番目の走査線を抽出し、同手順を繰り返すこと
により走査線数を３／４に圧縮することを特徴とする請
求項（１）記載の垂直フィルタ回路。 - （３）前記垂直フィルタが、入力信号と１Ｈ遅延させた
入力信号とを分岐させて同分岐させた一方を相互に加算
する加算器と、同加算器からの出力に１／２を乗算する
第１乗算器と、同第１乗算器の出力を分岐させて同分岐
させた一方を第１セレクタに入力し、他方を第２乗算器
に入力して同第２乗算器で１／３を乗算して第２加算器
に入力する回路と、前記入力信号と１Ｈ遅延させた入力
信号とを分岐させた他方を第２セレクタに入力する回路
と、同第２セレクタからの出力に２／３を乗算する第３
乗算器と、同第３乗算器からの出力を前記第２加算器に
入力して前記第２乗算器からの出力とを加算して前記第
１セレクタに入力する回路と、同第１セレクタからの出
力をラインカウンタからの制御信号によりメモリに書き
込み読み出して出力する回路とからなることを特徴とす
る請求項（１）又は（２）記載の垂直フィルタ回路。 - （４）前記輝度信号走査線の隣接する４本の走査線の第
１に７／８、第２に１／８の重み付けを行って加算して
１番目の走査線を抽出し、前記第２と第３に各々１／２
の重み付けを行って加算して２番目の走査線を抽出し、
前記第３に１／８、第４に７／８の重み付けを行って加
算して３番目の走査線を抽出し、同手順を繰り返すこと
により走査線数を３／４に圧縮することを特徴とする請
求項（１）記載の垂直フィルタ回路。 - （５）前記垂直フィルタが、入力信号と１Ｈ遅延させた
入力信号とを分岐させて同分岐させた一方を相互に加算
する加算器と、同加算器からの出力に１／２を乗算する
第１乗算器と、同第１乗算器の出力を分岐させて同分岐
させた一方を第１セレクタに入力し、他方を第２乗算器
に入力して同第２乗算器で１／４を乗算して第２加算器
に入力する回路と、前記入力信号と１Ｈ遅延させた入力
信号とを分岐させた他方を第２セレクタに入力する回路
と、同第２セレクタからの出力に３／４を乗算する第３
乗算器と、同第３乗算器からの出力を前記第２加算器に
入力して前記第２乗算器からの出力とを加算して前記第
１セレクタに入力する回路と、同第１セレクタからの出
力をラインカウンタからの制御信号によりメモリに書き
込み読み出して出力する回路とからなることを特徴とす
る請求項（１）又は（４）記載の垂直フィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285277A JPH0817478B2 (ja) | 1990-10-23 | 1990-10-23 | 垂直フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285277A JPH0817478B2 (ja) | 1990-10-23 | 1990-10-23 | 垂直フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159887A true JPH04159887A (ja) | 1992-06-03 |
| JPH0817478B2 JPH0817478B2 (ja) | 1996-02-21 |
Family
ID=17689432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285277A Expired - Lifetime JPH0817478B2 (ja) | 1990-10-23 | 1990-10-23 | 垂直フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817478B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004593A1 (fr) * | 1995-07-19 | 1997-02-06 | Kabushiki Kaisha Toshiba | Convertisseur de boite aux lettres |
-
1990
- 1990-10-23 JP JP2285277A patent/JPH0817478B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004593A1 (fr) * | 1995-07-19 | 1997-02-06 | Kabushiki Kaisha Toshiba | Convertisseur de boite aux lettres |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817478B2 (ja) | 1996-02-21 |
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