JPH04160811A - 適応信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、適応信号処理装置に関し、特に通信回線等の
エコーキャンセラに用いられる適応信号処理装置に関す
る。

〔従来の技術〕

適応信号処理装置は電話回線等のエコーキャンセラやノ
イズキャンセラなどに用いられていた。

適応信号処理装置を用いたエコーキャンセラは接続され
た回線固有のエフ−伝搬経路の周波数特性を時間系列の
インパルス応答として適応的に推定し、疑似的なエコー
信号（疑似エコー）を作り出してエコー信号から引き去
るもので、エコーサプレッサのように系に減衰を与える
事なくエコーを除去できるため自然な会話が可能となる
。

また、適応信号処理装置を用いたノイズキャンセラは二
つの信号入力手段によって、雑音混じりの音声信号と雑
音のみの観測信号が与えられたときに雑音混じりの信号
から雑音を除去して音声信号をエンハンスすることを可
能としている。

従来の適応信号処理装置では、予測誤差の二乗平均値を
最小化するようにフィルタ係数の修正を行うウィドロー
・ホフ（Ｗ　ｉｄｒｏｗ−Ｈｏｆ　ｆ　）のＬＭＳ（Ｌ
ｅａｓｔ−Ｍｅａｎ−Ｓｑｕａｒｅ）アルゴリズムに基
づく適応フィルタ処理等が行われていた。

最初に、この適応フィルタ処理の概要を説明する。

適応フィルタに対する現在までの入力信号列ベクトルを
、 ５（ｋ）＝［５（ｋ）、５（ｋ−１）、５（ｋ−２）、
−，５（ｋ−Ｎ＋１）］ＩＴ＝（１）とし、フィルタ係
数ベクトルを、 Ａ（ｋ）＝［ａｌ（ｋ）、ａ２（ｋ）、ａ３（ｋ）、−
、ａＮ（ｋ）ＩＴ　　　−（２）とすると、現在までの
入力信号列による次の入力サンプルの予測値１）（ｋ＋
１）は次式で表される。

ｐ（ｋ＋１）：ＡＴ（ｋ）・５（ｋ）　　　　　　　　
　　　　　　　−・（３）またフィルタ係数の修正式は
次式で表される。

Ａ（ｋ＋１）：Ａ（ｋ）＋Ｋ（ｋ＋１）・ｅ（ｋ）　　
　　　　　　　＝（４）ここでｅ　（ｋ）は誤差信号で
あり、ゲインにはＬＭＳアルゴリズムの場合、次式で示
される。

Ｋ　（ｋ＋１　）＝Ｓ　（ｋ　）　　　　　　　　　　
　　　　　　　　　　　　　　　　　　−・（５）実用
的には、伝送路誤りの影響を軽減するために（４）式の
代わりに次式が用いられる。

Ａ（ｋ＋１）：Ｗ−Ａ（ｋ）＋（ｋ＋１）−ｅ（ｋ）（
０くｗくｌ）　　　　　　　　　　　　　　　　　　　
　　　　　　　−・（６）ここで、Ｗは重み係数である
。

第２図に以上説明した適応フィルタ処理のシグナル寺フ
ローを示す。

第２図においてステップ２０１〜２１３は乗算処理、ス
テップ２２０〜２２６は１サンプリング周期に相当する
時間だけ入力信号を遅延をする遅延処理、ステップ２３
０〜２３６は加算処理で、破線で示した（Ｃ）の部分は
（Ｃ）と同一の処理が繰り返される。

ノイズ・キャンセラの場合、入力信号Ｓ　（ｋ）は雑音
たけの観測信号、次の入力サンプルの予測値ｐ　（ｋ＋
１）は雑音の推定値、誤算信号ｅ（ｋ）は雑音混じりの
音声信号と雑音の推定値との差に各々相当する。

次に、前述の適応フィルタ処理を実行する従来の適応信
号処理装置の構成及び動作について説明する。

第６図は、従来の適応信号処理装置の一例を示すブロッ
ク図である。

第６図において、従来の適応信号処理装置は、１６ビツ
トＸ１Ｂビツトの乗算を１インストラクシヨンサイクル
（以下１ステップという）で実行し乗算結果を３１ビツ
トで出力する乗算器１と、３１ビツトの２人力を１ステ
ップで加算する加算器２と、加算器２の出力を保持する
３１ビツトのアキュムレータ３と、データＲＡＭ４と、
２５６ワード×１６ビツトの係数ＲＡＭ５と、データＲ
ＡＭ４のアドレスを指定する８ビツトポインタで１ある
データＲＡＭポインタ（以下ＤＰという）７と、係数Ｒ
ＡＭ５のアドレスを指定する８ビ・ソトポインタである
係数ＲＡＭポインタ（以下ＣＰという）８と、２人力の
うちの一方を選択出力するマルチプレクサ９と、１６ビ
ツト幅の内部データバス２０とから構成されていた。

ＬＭＳアルゴリズムを第３図に示す従来の適応信号処理
装置で実行する場合、次のサンプルの予測値ｐ（ｋ＋１
）を求める（３）式については１タップ当り１ステップ
の処理で実現可能であるが、フィルタ係数の修正式（４
）については１タップ当り４ステップの処理を要する。

フィルタ係数の修正に関する各ステップの処理の詳細は
以下の通りである。

第１ステップは、係数ａｉ（ｋ）を係数ＲＡＭ５より内
部データバス２０及びマルチプレクサ９、加算器２を介
してアキュームレータ３ヘロードする。

第２ステップは、式（４）の第２項の乗算（ＬＭＳアル
ゴリズムの場合は、５（ｋ−ｉ＋１）・ｅ（ｋ））を行
う。データ５（ｋ−ｉ＋１）はデータＲＡＭ４より内部
データバス２０を介し乗算器１の一方の入力ラッチへ入
力される。データｅ（ｋ）は乗算器の一方の入力ラッチ
にあらかじめラッチしておけばよく、各夕・ンプの処理
毎に更新する必要はない。

第３ステップは、式（４）の第１項と第２項の加算を行
う。加算結果はアキュムレータ３に蓄えられる。このス
テップでは内部データバス２０はドライブしない。

第４ステップは、新係数ａｉ（ｋ＋１）をアキュムレー
タ３より内部データバス２０を介し係数ＲＡＭ５へ格納
する。

従って、第５図に示す従来の適応信号処理装置では１タ
ップ当り５ステップの処理が必要であった。

一方、実際の適応フィルタシステムでは非常に多くのタ
ップ数を必要とする。

たとえば、エコーキャンセラの場合、日本国内通信網で
の伝送遅延を考えるとエコー遅延量をカバーするインパ
ルス応答系列は、５０〜６０ｍｓ程度必要であり、４０
０〜５００り・ツブの適応フィルタを構成する必要があ
った。

また、車載オーディオ等の音場制御の場合は、自動車内
の音響空間における反射音や残響音（高次反射音）を考
えた場合の反射遅延時間をカバーするインパルス応答系
列は２５ｍ５程度は必要であり、４８ｋＨｚ標本化に対
して１２００タップ程度のフィルタを構成する必要があ
る。

〔発明が解決しようとする課題〕

上述した従来の適応信号処理装置では、ＬＭＳアルゴリ
ズムの適応フィルタ処理のため１タップ当り多数のステ
ップの処理か必要であるという欠点があった。

また、実際の適応フィルタシステムは非常に多くのタッ
プ数を必要とするので、適応フィルタを構成するために
は膨大なハードウェア量が必要であるという欠点があっ
た。

たとえば、第５図に示す従来の適応信号処理装置の１ス
テップ実行時間を１００ｎＳとし、１サンプリング周期
を０．０２ｍ５とすると、１サンプリング期間中に実行
可能なタップ数は４０タップとなる。したかって、適応
フィルタの必要タップ数が１０００タツプの場合は、２
５台の適応信号処理装置を並列動作させる必要があった
。

〔課題を解決するための手段〕

本発明の適応信号処理装置は、予め定めたサンプリング
周期毎に、フィルタ係数の修正を行なう最小化二乗平均
値アルゴリズムに基ずき、入力データのサンプル値と前
記周期毎に修正した前記フィルタ係数との乗算を行なう
乗算回路と、前記乗算回路の出力値が入力される加算回
路と、 前記加算回路の加算出力値が保持される加算値保持回路
と、 前記周期毎の入力データのサンプル値を記憶する第一の
記憶回路と、 前記周期毎の前記フィルタ係数の最新値を交互に記憶す
る第二および第三の記憶回路と、前記第二または前記第
三の記憶回路の出力データの一方を選択する第一の選択
回路と、前記第一の選択回路の出力値と前記加算値保持
回路の出力値を切替え前記加算回路に入力する第二の選
択回路と、 前記加算値保持回路の出力値を前記フィルタ係数の最新
値として前記第二または第三の記憶回路′に出力するか
データバスに出力するかを切替える第三の選択回路とを
有するものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示すブロック図であ
る。

第１図において、本発明の適応信号処理装置は、前述の
従来の例と同様の構成要素である、１６ビツト×１６ビ
ツトの乗算を１インストラクシヨンサイクル（以下１ス
テップという）で実行し乗算結果を３１ビツトで出力す
る乗算器１と、３１ビツトの２人力を１ステップで加算
する加算器２と、加算器２の出力を保持する３１ビツト
のアキュムレータ３と、データＲＡＭ４と、２５６ワー
ド×１６ビツトの係数ＲＡＭ５と、データＲＡＭ４のア
ドレスを指定する８ビツトポインタであるデータＲＡＭ
ポインタ（以下ＤＰという）７と、係数ＲＡＭ５のアド
レスを指定する８ビツトポインタである係数ＲＡＭポイ
ンタ（以下ＣＰという）８と、２人力のうちの一方を選
択出力するマルチプレクサ９と、１６ビツト幅の内部デ
ータバス２０に加えて、以下のものから構成されている
。

すなわち、マルチプレクサ９と同様のマルチプレクサ１
０と、入力した１６ビツトデータを一時保持するデータ
ラッチ１１と、２人力のうちの一方の１６ビツトデータ
を選択し２出力の両方へ出力するマルチプレクサ１２と
、入力した３１ビツトデータの上位１６ビツトを２出力
のうちの一方へ出力するデマルチプレクサ１３と、選択
回路１５と、１６ビツト幅データバスであるバス２１〜
３３と、３１ビツト幅データバスであるバス４０〜４３
が追加されている。

選択回路１５は、後述の選択信号Ｓ４とＦ／Ｒ選択信号
ＦＲＩを入力し、選択信号Ｓ３とＲ／Ｗ制御信号ＲＷ３
を出力する論理回路である。

第４図に、選択回路１５の真理値表を示す。

次に、本実施例における信号の種類と、その機能につい
て説明する。

選択信号Ｓ１は、ハイレベルで、データＲＡＭ４を選択
する制御信号である。

選択信号Ｓ２は、ハイレベルで、係数ＲＡＭ５を選択す
る制御信号である。

Ｒ／Ｗ制御信号ＲＷＩは、ローレベルでデータＲＡＭ４
を読出し状態とし、ハイレベルでデータＲＡＭ４を書込
み状態とする制御信号である。

Ｒ／Ｗ制御信号ＲＷ２は、ローレベルで係数ＲＡＭ５を
読出し状態とし、ハイレベルで係数ＲＡＭ５を書込み状
態とする制御信号である。

選択信号Ｓ３は、ハイレベルで、係数ＲＡＭ６を選択す
る制御信号である。

Ｒ／Ｗ制御信号ＲＷ３は、ローレベルで係数ＲＡＭ６を
読出し状態とし、ハイレベルで係数ＲＡＭ６を書込み状
態とする制御信号である。

選択信号Ｓ４は、サンプリング周期毎にレベル反転する
制御信号である。

Ｆ／Ｒ制御信号ＦＲＩは、前述の（３）式に相当する入
力サンプルの予測値１）（ｋ＋１）を算出中はローレベ
ルとなり、前述の（４）式に相当するフィルタ係数の修
正処理中はハイレベルとなる制御信号である。

ラッチ制御信号Ｌ１は、データラッチ１１のラッチタイ
ミングを指定する制御信号で、ハイレベルの間は、入力
データをそのまま出力し、立下がりエツジで入力データ
をラッチし、ラッチ結果をローレベル期間中出力する。

ドライブ制御信号Ｄ１はデマルチプレクサ１３の出力の
うちバス３３側をドライブ状態とするかハイインピーダ
ンス状態とするかを指示する制御信号で、ドライブ制御
信号Ｄ１がローレベルの場合ハイインピーダンスとなる
。

選択信号Ｓ５はローレベルでマルチプレクサ１２の入力
としてデータバス２０を選択し、ハイレベルでバス２６
を選択する選択信号である。選択されたデータはバス２
７．２８の両方へ出力される。

次に、前述の適応信号処理動作の説明に基づき本実施例
の動作を説明する。

最初フィルタ処理前の初期設定として係数ＲＡＭ５にデ
ータバス２０を介して適応フィルタ係数の初期値を設定
する。

この処理は選択信号Ｓ４をローレベル、Ｆ／Ｒ制御信号
ＦＲＩをハイレベル、選択信号Ｓ５をローレベル、ドラ
イブ制御信号Ｄ１をローレベルとすることにより実行さ
れる。

この場合、係数ＲＡＭ５にデータバス２０を介してデー
タ書き込みが行われると共に係数ＲＡＭ６の内容がバス
３１上に出力されるが、ドライブ制御信号Ｄ１がローレ
ベルであることから初期設定動作への影響はない。

以上の処理はサンプリング周期毎に実行される適応フィ
ルタ処理とは別に、あらかじめ実行される。

次に、サンプリング周期毎に実行される処理について説
明する。

最初に前述の（１）式のｓ　（ｋ）に相当する現在の入
力サンプル値をデータＲＡＭ４に書込む。

次に、前述の（３）式に相当する入力サンプルの予測値
ｐ（ｋ＋１）を算出する。

この算出処理は選択信号Ｓ４をハイレベル、Ｆ／Ｒ制御
信号ＦＲＩをローレベル、ラッチ制御信号Ｌ　１をハイ
レベルとすることにより実行される。

この場合、係数ＲＡＭ５のデータはデータバス３１を介
して乗算器１に入力される。一方、データＲＡＭ４のデ
ータもデータバス２０を介して乗算器１に入力される。

乗算結果は１ステップ後に加算器２へ入力される。

マルチプレクサ１０は、アキュムレータ３から出力され
たバス４２のデータをバス４３へ出力し、加算器２に入
力するので、前述の乗算結果はさらに、アキュムレータ
３の内容に加算され、その加算結果がさらに、アキュム
レータ３に蓄えられる。

以上の処理を繰り返すことによって入力サンプルの予測
値ｐ（ｋ＋１）が算出される。

ここで、乗算と１タツプ前の加算とは、同一ステップ内
で行われるため、予測値Ｐ（ｋ＋１）の算出処理は、１
タップ当り１ステップで実行されることになる。

予測値Ｐ（ｋ＋１）が求められると、ドライブ制御信号
ＤＩがハイレベルとなり、アキュムレータ３からデータ
バス２０へ、この予測値Ｐ　（ｋ十１）が出力される。

次に、（４）式に相当するフィルタ係数の修正処理のう
ちの１タップ分の処理について説明する。

この処理は選択信号Ｓ４をハイレベル、Ｆ／Ｒ制御信号
ＦＲＩをハイレベル、ラッチ制御信号Ｌ１をローレベル
、選択信号Ｓ５をハイレベル、ドライブ制御信号Ｄ１を
ローレベルとすることにより実行される。

１タップ分の処理は３ステップにわたり実行される。各
ステップに於ける処理は以下の通りである。

第１ステップは係数ａｉ（ｋ）を係数ＲＡＭ５よりバス
３１及びバス４３を介して加算器２の一方の入力に転送
するとともに、式（４）の第２の乗算５（ｋ−ｉ）・ｅ
　（ｋ）を行う。この乗算は、データ５（ｋ−ｉ）をデ
ータＲＡＭ４よりデータバス２０を介し乗算器１の一方
の大力ラッチへ入力することにより実行される。なおデ
ータｅ（ｋ）はデータラッチ１１にサンプリング周期の
はじめにあらかじめラッチしておく。

第２ステップは、１ステップ前に上記（１）と同様に実
行した乗算の結果５（ｋ−ｊ＋１）・ｅ（ｋ）と１ステ
ップ前に上記（１）と同様に加算器２へ転送した係数ａ
ｉ−１（ｋ）との加算を行う。

加算結果はアキユムレータ３に蓄えられる。

第３ステップは、アキュムレータ３に蓄えられた新係数
ａｉ（ｋ＋１）は、次のステップでアキュムレータ３よ
りバス２６を介して係数ＲＡＭ６へ書込まれる。

ここで係数ａｉ（ｋ）を読出すタイミングと新係数ａｉ
（ｋ＋１）を書込むタイミングとは２ステップ分異なり
、２個の係数ＲＡＭに対してＣＰが１個のため、更新の
前後で係数のアドレスが２アドレス分異なることになる
。

このように同一タップの係数修正処理には３ステップを
要するか、１番目のタップに関する上記第１ステップの
処理と、ｉ−１番目のタップに関する上記第２ステップ
の処理と、ｌ−２番目のタップに関する上記第３ステッ
プの処理とは同一ステップ中にパイプライン的に処理さ
れる。

次のサンプリング周期においても同様の処理が行われる
が、係数ＲＡＭ５と整数ＲＡＭ６とが逆に用いられる。

係数ＲＡＭ５と係数ＲＡＭＥ３の選択は第４図に示す通
り選択信号Ｓ４とＦ／Ｒ制御信号ＦＲＩにより行なわれ
る。

以上説明したように、従来の適応信号処理装置では適応
フィルタ１タップ分の処理に５ステップを要していたが
、本実施例の適応信号処理装置では１タップ当り２ステ
ップで実行可能となる。

本実施例で述べたバスのバス幅、乗算器、加算器等のビ
ット構成、サンプリング周期等は、前述のデータバスの
バス幅、乗算器、加算器等のビット構成、サンプリング
周期等に制限される事なく、他の適切な構成によっても
実現できることは言うまでもない。

次に、本発明の第二の実施例について説明する。

第４図は本発明の第二の実施例のシステム構成図である
。

第４図において、係数ＲＡＭ５のアドレスを指定する８
ビツトポインタである係数ＲＡＭポインタ（以下ＣＰと
記す）１７と係数ＲＡＭ８のアドレスを指定する８ビツ
トポインタ１６と、これらに接続されるバスを除いて前
述の第一の実施例と同じ構成である。

ここでは２個の係数ＲＡＭに対して各々ＣＰが用意され
るため、係数ａｉ（ｋ）を読出すタイミングと新係数ａ
ｔ（ｋ＋１）を書込むタイミングとが２ステップ分異な
った場合も、更新の前後で係数のアドレスを同一とする
ことができる。

本実施例２で述べたポインタのビット構成等も、８ビツ
トに制限される事なく、他の適切な構成によっても実現
できることは言うまでもない。

次に、本発明の第三の実施例について説明する。

第５図は、本発明の第三の実施例を示すブロック図であ
る。

第５図において、シフタ１８と、選択回路１９とが係数
ＲＡＭ５．６のアドレスを指定する係数ＲＡＭポインタ
８の出力側に付加された以外は、前述の第一の実施例と
同様の構成である。

シフタ１８は、係数ＲＡＭポインタ８の８ビツトの出力
データを、データ処理ごとに２ステップずつシフトする
ものである。

選択回路１９は、係数ＲＡＭＥ３の書込み読出しを制御
するＲ／Ｗ制御信号ＲＷ３により制御され、係数ＲＡＭ
ポインタ８の出力データとシック１８の出力データを切
替えて、それぞれ係数ＲＡＭ５あるいは係数ＲＡＭ６に
入力するものである。

すなわち、Ｒ／Ｗ制御信号ＲＷ３がローレベルのときは
、係数ＲＡＭポインタ８の出力データを係数ＲＡＭ６に
入力するとともに、シフタ１８の出力データを係数ＲＡ
Ｍ５に入力する。

逆に、Ｒ／Ｗ制御信号ＲＷ３かハイレベルのときは、係
数ＲＡＭポインタ８の出力データを係数ＲＡＭ５に入力
するとともに、シフタ１８の出力データを係数ＲＡＭ６
に入力する。

前述のように、フィルタ係数の修正処理において、係数
ａｉ（ｋ）を読出すタイミングと、新係数ａｉ（ｋ＋１
）を書込むタイミングとは２ステップ分異なるが、シフ
タ１８と選択回路１９により、係数ＲＡＭ６に入力され
る書込みアドレスは、２ステップ前の係数ＲＡＭ５の読
出しアドレスと同一となる。

したがって、更新前後でアドレスが異なることはないと
いう点が、前述の第一または第二の実施例との相違点で
ある。

また、Ｒ／Ｗ制御信号ＲＷ３の代りに、係数ＲＡＭ５．
６の出力を切替えるマルチプレクサ９を制御する選択信
号Ｓ４を用いても、全く同様の動作となることは明らか
であり、本発明の主旨を逸脱しない限り適用できること
は勿論である。

〔発明の効果〕

以上説明したように本発明は、従来５ステップ要してい
た１タップ分の適応フィルタ処理が２ステップ、すなわ
ち、従来の２１５で実行できるという効果がある。

したがって、大幅なハードウェア量の削減が可能となる
という効果がある。

たとえば、第６図に示す従来の適応信号処理装置の１ス
テップ実行時間を１００ｎＳ、１サンプリング周期を０
．０２ｍ５．適応フィルタの必要タップ数が１０００タ
ツプの場合は、２５台の適応信号処理装置を並列動作さ
せる必要があったが、本発明の適応信号処理装置では、
１ステップ実行時間を同一としても、１０台の並列動作
に削減できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロック図、第２
図は適応フィルタ処理のシグナルフローチャート、第３
図は選択回路の真理値表を示す図、第４図は本発明の第
二の実施例を示すブロック図、第５図は本発明の第三の
実施例を示すブロック図、第６図は従来の適応信号処理
装置の一例を示すブロック図である。 １・・・乗算器、２・・・加算器、３・・・アアキュム
レータ、４・・・データＲＡＭ、５．６・・・係数ＲＡ
Ｍ、７・・・データＲＡＭポインタ、８，１６．１７・
・・係数ＲＡＭポインタ、９，１０．１２・・・マルチ
プレクサ、１１・・−データラッチ、１５．１９・・・
選択回路、１８・・・シフタ、２０・・・内部データバ
ス、２１〜３３．４０〜４３・・・バス。

Claims (1)

1. 【特許請求の範囲】 １、予め定めたサンプリング周期毎に、フィルタ係数の
   修正を行なう最小化二乗平均値アルゴリズムに基ずき、
   入力データのサンプル値と前記周期毎に修正した前記フ
   ィルタ係数との乗算を行なう乗算回路と、 前記乗算回路の出力値が入力される加算回路と、 前記加算回路の加算出力値が保持される加算値保持回路
   と、 前記周期毎の入力データのサンプル値を記憶する第一の
   記憶回路と、 前記周期毎の前記フィルタ係数の最新値を交互に記憶す
   る第二および第三の記憶回路と、前記第二または前記第
   三の記憶回路の出力データの一方を選択する第一の選択
   回路と、 前記第一の選択回路の出力値と前記加算値保持回路の出
   力値を切替え前記加算回路に入力する第二の選択回路と
   、 前記加算値保持回路の出力値を前記フィルタ係数の最新
   値として前記第二または第三の記憶回路に出力するかデ
   ータバスに出力するかを切替える第三の選択回路とを有
   することを特徴とする適応信号処理装置。 ２、前記第一および第二および第三の記憶回路は書込み
   読出し制御信号により書込み読出し制御されアドレスポ
   インタによりアドレス指定されるＲＡＭであることを特
   徴とする請求項１記載の適応信号処理装置。 ３、前記第二の記憶回路は前記第三の記憶回路が書込み
   状態のとき読出し状態に制御され、前記第三の記憶回路
   は前記第二の記憶回路が書込み状態のとき読出し状態に
   制御されることを特徴とする請求項１または２記載の適
   応信号処理装置。 ４、前記第二および第三の記憶回路はアドレス指定用の
   共通の前記アドレスポインタを有することを特徴とする
   請求項２記載の適応信号処理装置。 ５、前記第二および第三の記憶回路はアドレス指定用の
   それぞれ専用の前記アドレスポインタを有することを特
   徴とする請求項２記載の適応信号処理装置。 ６、前記第二および第三の記憶回路はアドレス指定用の
   共通の前記アドレスポインタと、前記アドレスポインタ
   の出力データをデータ処理ごとに２ステップずつシフト
   するシフト回路と、 前記アドレスポインタの出力データと前記シフト回路の
   出力データとを前記第二および第三の記憶回路にそれぞ
   れ切替え入力する第四の選択回路とを有することを特徴
   とする請求項４記載の適応信号処理装置。 ７、前記第四の選択回路は前記第二の記憶回路の書込み
   読出し制御信号の制御により制御されることを特徴とす
   る請求項４記載の適応信号処理装置。 ８、前記第四の選択回路は前記第一の選択回路を制御す
   る制御信号により制御されることを特徴とする請求項４
   記載の適応信号処理装置。