JPH0669759A - 適応信号処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ノイズキャンセラやエコーキャンセラ等に用い
られる適応信号処理システムにおいて、従来に比べ高速
処理が可能となる新しいパイプライン処理装置を提供す
る。 【構成】第１の入力信号列を記憶するメモリ回路４と、
この回路のアドレスを設定するカウンタ回路７と、前記
第１の入力信号列に対するフィルタ係数の初期値を設定
するメモリ回路５と、これから出力を保持するデータ保
持回路１４と、この保持回路４の出力と前記メモリ回路
４の出力との乗算を行なう乗算回路１と、この乗算回路
１の出力と第２の入力信号とを加算する加算回路２と、
この出力を保持するデータ保持回路３と、これからの出
力と前記メモリ回路５の出力とを切替えて前記第２の入
力信号として出力する選択回路１０と、前記メモリ回路
５のアドレスを設定するカウンタ回路６，８と、これら
の出力を切替え前記メモリ回路５のアドレスとして供給
する選択回路９とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は適応信号処理装置に関
し、特に一定時間周期毎にフィルタ係数を算出しその係
数を用いて信号処理を行なうシステムに関する。

【０００２】

【従来の技術】従来の適応信号処理装置は、電話回線等
のエコー・キャンセラやノイズ・キャンセラなどに用い
られていた。この適応信号処理装置を用いたエコー・キ
ャンセラは接続された回線固有のエコー伝搬経路の周波
数特性を時間系列のインパルス応答として適応的に推定
し、疑似的なエコー信号（疑似エコー）を造り出してエ
コー信号から引き去るもので、エコー・サプレッサのよ
うに系に減衰を与える事なくエコーを除去できるため自
然な会話が可能となる。また、適応信号処理装置を用い
たノイズ・キャンセラは二つの信号入力手段によって、
雑音混じりの音声信号と雑音だけの観測信号が与えられ
たときに雑音混じりの信号から雑音を除去して音声信号
をエンハンスすることを可能としている。

【０００３】従来の適応信号処理装置では、予測誤差の
二乗平均値を最小化するようにフィルタ係数の修正を行
うＷｉｄｒｏｗ−ＨｏｆｆのＬＭＳ（Ｌｅａｓｔ−Ｍｅ
ａｎ−Ｓｑｕａｒｅ）アルゴリズムに基づく適応フィル
タ処理等が行われていた。最初にこの適応フィルタ処理
の概要を説明する。

【０００４】適応フィルタに対する現在までの入力信号
列ベクトルを Ｓ（ｋ）＝［ｓ（ｋ），ｓ（ｋ−１），ｓ（ｋ−２），…，ｓ（ｋ−Ｎ＋１）〕 ×Ｔ ……（１） とし、フィルタ係数ベクトルを Ａ（ｋ）＝［ａｌ（ｋ），ａ２（ｋ），ａ３（ｋ）…，ａＮ（ｋ）〕Ｔ ……（２） とすると現在までの入力信号列による次の入力サンプル
の予測値ｐ（ｋ−１）は Ｐ（ｋ＋１）＝ＡＴ（ｋ）・Ｓ（ｋ） ……（３） またフィルタ係数の修正式は Ａ（ｋ＋１）＝Ａ（ｋ）＋Ｋ（ｋ＋１）・ｅ（ｋ） ……（４） ここでｅ（ｋ）は誤差信号であり、ゲインＫはＬＭＳア
ルゴリズムの場合 Ｋ（ｋ＋１）＝Ｓ（ｋ） ……（５） 実用的には、伝送路誤りの影響を軽減するために（４）
式の代わりに次式が用いられる。ここで、ｗは０と１と
の間の重み係数とする。 Ａ（ｋ＋１）＝ｗ・Ａ（ｋ）＋Ｋ（ｋ＋１）・ｅ（ｋ） ……（６） 図２はこのような適応フィルタ処理のシグナル・フロー
図を示す。図において２０１〜２１３は乗算処理、２２
０〜２２６は１サンプリング周期に相当する時間だけ入
力信号を遅延をする遅延処理、２０３〜２３６は加算処
理で、破線で示した（ｃ）の部分は（Ｃ）と同一の処理
が繰り返される。

【０００５】ノイズ・キャンセラの場合、入力信号Ｓ
（ｋ）は雑音だけの観測信号、次の入力サンプルの予測
値ｐ（ｋ＋１）は雑音の推定値、誤差信号ｅ（ｋ）は雑
音混じりの音声信号と雑音の推定値との差に各々相当す
る。

【０００６】次に、この適応フィルタ処理を実行する従
来の適応信号処理装置を、図３のブロック図により説明
する。

【０００７】乗算器１は１６ビット×１６ビットの乗算
を１インストラクション・サイクル（以下１ステップと
いう）で実行し乗算結果を３１ビットで出力し、加算器
２は３１ビットの２入力を１ステップで加算する。アキ
ュムレータ３は加算器２の出力を保持する３１ビットの
アキュムレータで、データＲＡＭ４、係数ＲＡＭ５は各
々２５６ワード×６ビットのＲＡＭ、データＲＡＭポイ
ンタ（以下ＤＰという）７はデータＲＡＭ４のアドレス
を指定する８ビットポインタ、係数ＲＡＭポインタ（以
下ＣＰという）８は係数ＲＡＭ５のアドレスを指定する
８ビットポインタである。マルチプレクサ１０は２入力
のうちの一方を選択出力し、データバス２０は１６ビッ
ト幅の内部データバスである。

【０００８】ＬＭＳアルゴリズムを、図３の適応信号処
理装置で実行する場合、次の入力サンプルの予測値ｐ
（ｋ＋１）を求める（３）式については、１タップ当り
１ステップの処理で実行可能であるが、フィルタ係数の
修正式（４）については１タップ当り４ステップの処理
を要する。

【０００９】フィルタ係数の修正に関する各ステップの
処理の詳細は以下の通り。 （１）係数ａｉ（ｋ）を係数ＲＡＭ５より内部データバ
ス２０及びマルチプレクサ１０、加算器２を介しアキュ
ムレータ３３へロードする。 （２）式（４）の第２項の乗算（ＬＭＳアルゴリズムの
場合は、Ｓ（ｋ−ｉ＋１）・ｅ（ｋ））を行う。データ
Ｓ（ｋ−ｉ＋１）はデータＲＡＭ４より内部データバス
２０を介し乗算器１の一方の入力ラッチへ入力される。
データｅ（ｋ）は乗算器の一方の入力ラッチにあらかじ
めラッチしておけばよく、各タップの処理毎に更新する
必要はない。 （３）式（４）の第１項と第２項の加算を行う。加算結
果はアキュムレータ３３に蓄えられる。このステップで
は内部データバス２０はドライブしない。 （４）新係数ａｉ（ｋ＋１）をアキュムレータ３３より
内部データバス２０を介し係数ＲＡＭ５へ格納する。

【００１０】従って、図３に示す適応信号処理装置で
は、１タップ当り５ステップの処理が必要となる。この
ように、従来の適応信号処理装置ではＬＭＳアルゴリズ
ムの適応フィルタ１タップ当り多数のステップ数の処理
が必要であった。

【００１１】一方、実際の適応フィルタ・システムは非
常に多くのタップ数を必要とする。例えばエコー・キャ
ンセラの場合、日本国内通信網での伝送遅延を考えると
エコー遅延量をカバーするインパルス応答系列は、５０
〜６０ｍｓ程度必要であり、４００〜５００タップの適
応フィルタを構成する必要があった。更に、車載オーデ
ィオ等の音場制御の場合は、自動車内の音響空間におけ
る反射音や残響音（高次反射音）を考えた場合の反射遅
延時間をカバーするインパルス応答系列は２５ｍｓ程度
は必要であり、４８ｋＨｚ標本化に対しては１２００タ
ップ程度のフィルタを構成する必要がある。

【００１２】図３の１ステップ実行時間を１００ｎｓと
し、１サンプリング周期を０．０２ｍｓとすると、１サ
ンプリング期間中に実行可能なタップ数は４０タップと
なる。適応フィルタの必要タップ数が１０００タップの
場合、図３の適応信号処理装置を２５台揃えなければな
らなかった。

【００１３】

【発明が解決しようとする課題】前述したように、従来
の適応信号処理装置では、適応フィルタを構成するため
には膨大なハードウエア量が必要であった。これは、適
応フィルタが非常に多くのタップ数を必要とすること、
及び適応フィルタ１タップ当り多数のステップ数の処理
が必要であったことに起因する。

【００１４】一方、サンプリング周波数は電話回線では
８ｋＨ、オーディオ・システムでは４８ｋＨまたは４
４．１ｋＨ等となっており、このサンプリング周期中に
前述の膨大なタップ数のフィルタ処理を実行する必要が
あるが、従来の適応信号処理装置では適応フィルタの１
タップ当りの処理を実現するために多数のステップ処理
を行っていたため膨大なハードウェア量を要する結果と
なっていた。

【００１５】本発明の目的は、これらの問題を解決し、
適応フィルタの１タップ当りの処理を非常に少ないステ
ップ数で実現可能とした適応信号処理装置を提供するこ
とにある。

【００１６】

【課題を解決するための手段】本発明の適応信号処理装
置の構成は、第１の入力信号列を記憶する第１のメモリ
回路と、この第１のメモリ回路のアドレスを設定する第
１のカウンタ回路と、前記第１の入力信号列に対するフ
ィルタ係数の初期値を設定する第２のメモリ回路と、こ
の第２のメモリ回路の出力を保持する第１のデータ保持
回路と、この第１のデータ保持回路の出力と前記第１の
メモリ回路の出力との乗算を行なう乗算回路と、この乗
算回路の出力と第２の入力信号とを加算する加算回路
と、この加算回路の出力を保持する第２のデータ保持回
路と、この第２のデータ保持回路の出力と前記第２のメ
モリ回路の出力とを切替えて前記第２の入力信号として
出力する第１の選択回路と、前記第２のメモリ回路のア
ドレスを設定する第２，第３のカウンタ回路と、これら
第２，第３のカウンタ回路の出力を切換え前記第２のメ
モリ回路のアドレスとして供給する第２の選択回路とを
備えることを特徴とする。

【００１７】

【実施例】図１は本発明の一実施例のシステムを示すブ
ロック図である。本実施例は、適応フィルタの係数修正
を行う前述の（４）式の１タップ分の処理を１ステップ
で実行可能な構成となっているので、次の点が従来の適
応信号処理装置と異っている。

【００１８】（ａ）係数ＲＡＭ５から内部データバス２
０を介さずに加算器２の一方の入力へ直接データを転送
するパスを有する。 （ｂ）アキュムレータ３の出力から内部データバスを介
さずに係数ＲＡＭ５へ直接データを転送するパスを有す
る。 （ｃ）係数ＲＡＭ５のアクセス時間が乗算等の演算時間
に比べて短いことを利用し、１インストラクション・サ
イクル中の前半で係数ＲＡＭ５へのデータ書込みを実行
し後半で係数ＲＡＭ５からのデータ読出しを実行する
か、または１インストラクション・サイクル中の前半で
係数ＲＡＭ５からのデータの読出しを実行し後半で係数
ＲＡＭへのデータ書込みを実行する。 （ｄ）係数ＲＡＭ５の書込み用アドレスカウンタ６と読
出し用アドレスカウンタ８とを備え、交互に選択使用す
る。

【００１９】本実施例は、これら（ａ），（ｂ），
（ｃ）により、ＬＭＳアルゴリズムのフィルタ係数の修
正が１タップ当り１ステップで実行可能となり、また
（ｄ）によりフィルタ係数の修正処理がパイプライン的
に実行される際のアドレスのずれを吸収することが可能
となる。

【００２０】図１において、乗算器１は１６ビット×１
６ビットの乗算を１ステップで実行し乗算結果を３１ビ
ットで出力し、加算器２は３１ビットの２入力を１ステ
ップで加算し、アキュムレータ３は加算器２の出力を保
持する３１ビットのアキュムレータである。データＲＡ
Ｍ４、係数ＲＡＭ５は各々２５６ワード×１６ビットの
ＲＡＭ．データＲＡＭポインタ７はデータＲＡＭ４のア
ドレスを指定する８ビットポインタ、係数ＲＡＭポイン
タ６及び８は各々係数ＲＡＭ５のアドレスを指定する８
ビットポインタである。

【００２１】データバス２０，２２は１６ビット幅デー
タバス、バス２１，２３，２４及びバス５０，５１，５
２は８ビット幅データバス、バス２６からバス３３まで
は１６ビット幅データバス、バス４０からバス４３まで
は３１ビット幅データバスである。マルチプレクサ９は
ＣＰ６，８の２入力のうちの一方を選択出力し、データ
ラッチ１１は入力した１６ビットデータを一時保持し、
マルチプレクサ１２はバス２０，２６の２入力のうちの
一方の１６ビットデータを選択出力する。デマルチプレ
クサ１３は入力した３１ビットデータの上位１６ビット
を２出力のうちの一方へ出力する。

【００２２】選択信号１００はハイレベルでデータＲＡ
Ｍ４を選択し、Ｒ／Ｗ制御信号１０１はローレベルでデ
ータＲＡＭ４を読出し状態としハイレベルでデータＲＡ
Ｍ４を書込み状態とする。選択信号１０２はローレベル
で係数ＲＡＭ５を選択し、クロック信号１０３は演算
（乗算または加算）の１ステップ周期を定めるクロック
信号でクロックパルスの立下りから次のクロックパルス
の立下りまでが１ステップ周期となる。また、クロック
信号１０３は係数ＲＡＭ５のＲ／Ｗ制御信号としても用
いられ、ハイレベルで係数ＲＡＭ５を読出し状態としロ
ーレベルで書込み状態とする。すなわち、制御信号１０
６がハイレベルの時、係数ＲＡＭ５は選択状態となり１
ステップ周期の前半で書込み状態、後半で読出し状態と
なる。また、制御信号１０６がローレベルの時１ステッ
プ周期の前半で係数ＲＡＭ５は非選択状態、後半で選択
読出し状態となる。

【００２３】データラッチ１１はクロック信号１０３の
立下りで係数ＲＡＭ５の読出しデータをラッチする。Ｆ
／Ｒ制御信号１０７は前述の（３）式に相当する入力サ
ンプルの予測値ｐ（ｋ＋１）を算出中ローレベルとな
り、前述の（４）式に相当するフィルタ係数の修正処理
中ハイレベルとなる制御信号である。

【００２４】ドライブ制御信号１０９は、デマルチプレ
クサ１３の出力のうちバス３３側をドライブ状態とする
かハイインピーダンス状態とするかを指示し、ドライブ
制御信号１０９がローレベルの場合ハイインピーダンス
となる。選択信号１１０はローレベルでマルチプレクサ
１２の入力としてデータバス２０を選択し、ハイレベル
でバス２６を選択する選択信号である。データラッチ１
３１は制御信号１３０がローレベルの時バス３１上のデ
ータをバス３２へそのまま出力し、制御信号１３０がハ
イレベルの時は制御信号１３０立上り時点のバス３１上
のデータをラッチ出力する。

【００２５】以下、本実施例の動作を説明する。最初フ
ィルタ処理前の初期設定として、係数ＲＡＭ５にデータ
バス２０を介して適応フィルタ係数の初期値を設定す
る。この処理は選択信号１０６をハイレベル、Ｆ／Ｒ制
御信号１０７をハイレベル、選択信号１１０をローレベ
ル、ドライブ制御信号１０９をローレベルとすることに
より実行される。

【００２６】この場合、係数ＲＡＭ５にデータバス２０
を介してデータ書き込みが行われると共に係数ＲＡＭ５
の内容がバス３１上に出力されるが、ドライブ制御信号
１０９がローレベルであることから初期設定動作への影
響はない。以上の処理はサンプリング周期毎に実行され
る適応フィルタ処理とは別に、予め実行される。次に、
サンプリング周期毎に実行される処理について説明す
る。

【００２７】最初に前述の（１）式のｓ（ｋ）に相当す
る現在の入力サンプル値をデータＲＡＭ４に書込む。次
に、前述の（３）式に相当する入力サンプルの予測値ｐ
（ｋ＋１）を算出する。この算出処理は選択信号１０６
をローレベル、Ｆ／Ｒ制御信号１０７をローレベル、制
御信号１３０をローレベルとすることにより実行され
る。この場合、係数ＲＭＡ５のデータはデータバス３
１、３２、データラッチ１４を介して乗算器１に入力さ
れる。一方、データＲＡＭ４のデータもデータバス２０
を介して乗算器１に入力される。

【００２８】この乗算器１の乗算結果は１ステップ後に
加算器２へ入力される。マルチプレクサ１０はバス４２
のデータをバス４３へ出力するので、前述の乗算結果は
更にアキュムレータの内容に加算されてその加算結果が
アキュムレータに蓄えられる。以上の処理を繰り返すこ
とによって入力サンプルの予測値ｐ（ｋ＋１）が算出さ
れる。ここで、乗算と１タップ前の加算とは同一ステッ
プ内で行われるため、予測値ｐ（ｋ＋１）の算出処理は
１タップ当り１ステップで実行されることになる。ｐ
（ｋ＋１）が求められるとドライブ制御信号１０９がハ
イレベルとなり、アキュムレータからデータバス２０へ
予測値ｐ（ｋ＋１）が出力される。

【００２９】次に（４）式に相当するフィルタ係数の修
正処理のうちの１タップ分の処理について説明する。こ
の処理は選択信号１０６をハイレベル、Ｆ／Ｒ制御信号
１０７をハイレベル、制御信号１３０をハイレベル、選
択信号１１０をハイレベル、ドライブ制御信号１０９を
ローレベルとすることにより実行される。

【００３０】１タップ分の処理は３ステップにわたり実
行される。各ステップに於ける処理は以下の通り、 （１）係数ａｉ（ｋ）を係数ＲＡＭ５よりバス３１及び
バス４３を介して加算器２の一方の入力に転送するとと
もに、式（４）の第２項の乗算Ｓ（ｋ−ｉ）・ｅ（ｋ）
を行う。この乗算は、データＳ（ｋ−ｉ）をデータＲＡ
Ｍ４よりデータバス２０を介し乗算器１の一方の入力ラ
ッチへ入力することにより実行される。なおデータｅ
（ｋ）はデータラッチ１４にあらかじめラッチしてお
く。 （２）１ステップ前に（１）と同様に実行した乗算の結
果Ｓ（ｋ−ｉ＋１）・ｅ（ｋ）と１ステップ前に（１）
と同様に加算器２へ転送した係数ａｉ−１（ｋ）との加
算を行う。加算結果はアキュムレータ３に蓄えられる。 （３）アキュムレータに蓄えられた新係数ａｉ（ｋ＋
１）は次のステップでアキュムレータ３よりバス２６，
２７を介して係数ＲＡＭ５へ書込まれる。

【００３１】ここで係数ａｉ（ｋ）を読出すタイミング
新係数ａｉ（ｋ＋１）を書込むタイミングとは２ステッ
プ分異なるが、バス５２を介して係数ＲＡＭ５へ入力さ
れる書込みアドレスは２ステップ前の係数ＲＡＭ５の読
出しアドレスと同一になるようにＣＰ６及びＣＰ８の設
定を行うことで更新前後のアドレスを同一とすることが
できる。

【００３２】このように同一タップの係数修正処理には
３ステップを要するが、ｉ番目のタップに関する（１）
の処理と、ｉ−１番目のタップに関する（２）の処理
と、ｉ−２番目のタップに関する（３）の処理とは同一
ステップ中にパイプライン的に処理される。

【００３３】以上説明したように、従来の適応信号処理
装置では適応フィルタ１タップ分の処理に５ステップを
擁していたが、本実施例の適応信号処理装置では１タッ
プ当り２ステップで実行可能となる。

【００３４】本実施例におけるバスのバス幅、乗算器、
加算器等のビット構成、サンプリング周期等は、前述の
データ・バスのバス幅、乗算器、加算器等のビット構
成、サンプリング周期等に制限される事なく他の適切な
構成によっても実現できる。

【００３５】第２の実施例として、クロック信号１０３
をインバータにより反転させ、反転したクロックをＲＡ
Ｍ５、データラッチ１１等と接続することもできる。従
って、制御信号１０６がハイレベルの時、係数ＲＡＭ５
は選択状態となり１ステップ周期の前半で読出し状態、
後半で書込み状態となる。データラッチ１１は反転クロ
ック信号１０３の立上りで係数ＲＡＭ５の読出しデータ
をラッチする。

【００３６】本実施例では、係数ＲＡＭ５の対する読出
し書込みの順序が前述の実施例と異なるが、このような
構成であっても第１の実施例と同様に１タップ分の処理
が２ステップで実行できることは明らかである。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
従来の適応信号処理装置ではＬＭＳアルゴリズムの適応
フィルタ１タップ当り５ステップの処理が必要であった
が、１タップ分が２ステップで実行できることになる。
実際の適応フィルタ・システムは非常に多くのタップ数
で構成されるため、膨大なハードウェア量を必要として
いたが、本発明の適応信号処理装置を用いることによ
り、１タップ当りに必要な処理ステップ数を従来の２／
５に縮小でき、このため大幅なハードウェア量の削減が
可能となる。

【００３８】例えば、自動車内の音響空間における基礎
的なノイズ・キャンセラを構成する場合、４８ｋＨｚ標
本化に対しては１２００タップ程度のフィルタが必要で
あり、図２に示す従来の適応信号処理装置の１ステップ
実行時間を１００ｎｓとすると、この基礎的なノイズ・
キャンセラを構成するために、適応信号処理装置を２９
台揃える必要があった。

【００３９】一方、本発明の適応信号処理装置の場合
は、１ステップ実行時間が同一であっても、１２台で１
２００タップのノイズ・キャンセラを構成することがで
きる。このように本発明は、適応フィルタの１タップ当
りの処理を非常に少ないステップ数で実現可能な適応信
号処理装置を提供することができ、このため大幅なハー
ドウェア量の削減が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例のシステム構成を示すブロッ
ク図。

【図２】適応フィルタ処理のシグナル・フロー図。

【図３】従来の適応信号処理装置のシステムの一例の構
成例を示すブロック図。

【符号の説明】 １ 乗算器 ２ 加算器 ３ アキュムレータ ４ データＲＡＭ ５ 係数ＲＡＭ ７ データＲＡＭポインタ ６，８ 係数ＲＡＭポインタ ９，１０，１２ マルチプレクサ １１，１４ データラッチ １３ デマルチプレクサ １９ ＮＯＲ回路 ２０ 内部データバス ２１〜３３，４０〜４３，５０〜５２ バス ２０１〜２１３ 乗算処理 ２２０〜２２６ 遅延処理 ２３０〜２３６ 加算処理

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の入力信号列を記憶する第１のメモ
   リ回路と、この第１のメモリ回路のアドレスを設定する
   第１のカウンタ回路と、前記第１の入力信号列に対する
   フィルタ係数の初期値を設定する第２のメモリ回路と、
   この第２のメモリ回路の出力を保持する第１のデータ保
   持回路と、この第１のデータ保持回路の出力と前記第１
   のメモリ回路の出力との乗算を行なう乗算回路と、この
   乗算回路の出力と第２の入力信号とを加算する加算回路
   と、この加算回路の出力を保持する第２のデータ保持回
   路と、この第２のデータ保持回路の出力と前記第２のメ
   モリ回路の出力とを切替えて前記第２の入力信号として
   出力する第１の選択回路と、前記第２のメモリ回路のア
   ドレスを設定する第２，第３のカウンタ回路と、これら
   第２，第３のカウンタ回路の出力を切換え前記第２のメ
   モリ回路のアドレスとして供給する第２の選択回路とを
   備えることを特徴とする適応信号処理装置。
2. 【請求項２】 第１、第２および第３のカウンタ回路
   は、予め定められた時間周期毎に保持しているアドレス
   値を更新する回路からなる請求項１記載の適応信号処理
   装置。
3. 【請求項３】 第２のメモリ回路は、所定時間周期の前
   半で書込み状態となり、その後半で読出し状態となる
   か、またはその逆の状態となるよう動作する請求項１ま
   たは２記載の適応信号処理装置。
4. 【請求項４】 第２の選択回路は、所定時間周期の前半
   で第２のカウンタ回路の出力を選択出力し、その後半で
   第３のカウンタ回路の出力を選択出力する回路からなる
   請求項１または２記載の適応信号処理装置。