JPH04162659A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04162659A JPH04162659A JP2288931A JP28893190A JPH04162659A JP H04162659 A JPH04162659 A JP H04162659A JP 2288931 A JP2288931 A JP 2288931A JP 28893190 A JP28893190 A JP 28893190A JP H04162659 A JPH04162659 A JP H04162659A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- block
- logic
- logic block
- line
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
従来の半導体装置は、第５図に示すようにチップ４内の
各論理ブロック２に電源電位を供給するために、外部イ
ンターフェースブロック３が設けられている。この論理
ブロック２は、第６図に示すように主電源線８と接地電
位を供給する主接地線９を有し、各電源線は外部からチ
ップに電源電位及び接地電位を供給するために内部イン
ターフェースブロック３に接続されている。又、各電源
線８，９はそれぞれ論理ブロック２内の機能ブロック１
０に接続されている。
各論理ブロック２に電源電位を供給するために、外部イ
ンターフェースブロック３が設けられている。この論理
ブロック２は、第６図に示すように主電源線８と接地電
位を供給する主接地線９を有し、各電源線は外部からチ
ップに電源電位及び接地電位を供給するために内部イン
ターフェースブロック３に接続されている。又、各電源
線８，９はそれぞれ論理ブロック２内の機能ブロック１
０に接続されている。
この従来の半導体装置では、全ての論理ブロック、機能
ブロックに主電源線より、電源電位及び接地電位が供給
されているため、論理動作を行っていない論理ブロック
にも常に電源が供給されている。
ブロックに主電源線より、電源電位及び接地電位が供給
されているため、論理動作を行っていない論理ブロック
にも常に電源が供給されている。
この為、チップ全体の消費電力として、動作部分の消費
電力だけでなく、動作していない部分のリークなどによ
る消費電力も含まれてしまい、チップ全体として消費電
力が大きくなるという問題点があった。
電力だけでなく、動作していない部分のリークなどによ
る消費電力も含まれてしまい、チップ全体として消費電
力が大きくなるという問題点があった。
本発明の目的は、消費電力を低減することが可能な半導
体装置を提供することにある。
体装置を提供することにある。
本発明の半導体装置は、複数の論理ブロックと、前記論
理ブロックまで電位を供給する電源線とを半導体チップ
上に有する半導体装置において、前記論理ブロック内に
おける論理を構成する複数の機能ブロックのうちいずれ
に電源を供給するかを制御信号に応じて選択する選択回
路と、前記制御信号を発生する制御回路とを備えること
を特徴とする。
理ブロックまで電位を供給する電源線とを半導体チップ
上に有する半導体装置において、前記論理ブロック内に
おける論理を構成する複数の機能ブロックのうちいずれ
に電源を供給するかを制御信号に応じて選択する選択回
路と、前記制御信号を発生する制御回路とを備えること
を特徴とする。
次に本発明について図面を参照して説明す′る。
第１図は本発明の一実施例を示す半導体チップの平面図
である。半導体チップ４は外部インターフェース部３と
内部論理ブロック２から成る。第２図は半導体チップ４
上の論理ブロック２の拡大図である。
である。半導体チップ４は外部インターフェース部３と
内部論理ブロック２から成る。第２図は半導体チップ４
上の論理ブロック２の拡大図である。
第２図に示すように、論理ブロック２は、論理を構成す
る各機能ブロック１０及びそれに電源を供給する電源線
７（以下従電源線と呼ぶ）がら成る。外部インターフェ
ース部３には外部より各内部論理ブロック２に電源電位
を供給する主電源ブロック３ａと、接地電位を供給する
主接地ブロック３ｂとがあり、それぞれのブロックから
、内部論理ブロック２まで電源を供給するために、主電
源Ｈ８と主接地線９がチップ４上を配線している。
る各機能ブロック１０及びそれに電源を供給する電源線
７（以下従電源線と呼ぶ）がら成る。外部インターフェ
ース部３には外部より各内部論理ブロック２に電源電位
を供給する主電源ブロック３ａと、接地電位を供給する
主接地ブロック３ｂとがあり、それぞれのブロックから
、内部論理ブロック２まで電源を供給するために、主電
源Ｈ８と主接地線９がチップ４上を配線している。
主電源線８と主接地線９は、スイッチ６を介して論理ブ
ロック２内の従電源線７と接続される。
ロック２内の従電源線７と接続される。
スイッチ６は制御線５に印加される制御信号によりいず
れの論理ブロックに対して電源を供給するかを選択する
。この制御信号は制御ブロック１により発生される。
れの論理ブロックに対して電源を供給するかを選択する
。この制御信号は制御ブロック１により発生される。
論理ブロック２ａと２Ｃが動作し、論理ブロック２ｂが
まったく動作していない場合、スイッチ制御ブロック１
により論理ブロック２ｂのスイッチ６を制御し、主電源
線から従電源線への電源の供給を停止し、チップ４全体
の消費電力を減少させる。
まったく動作していない場合、スイッチ制御ブロック１
により論理ブロック２ｂのスイッチ６を制御し、主電源
線から従電源線への電源の供給を停止し、チップ４全体
の消費電力を減少させる。
次に、第３図及び第４図を参照して本発明の第２の実施
例について説明する。第３図は内部論理ブロック２の拡
大図であり、第４図は第３図に示すスイッチ６の回路図
である。
例について説明する。第３図は内部論理ブロック２の拡
大図であり、第４図は第３図に示すスイッチ６の回路図
である。
スイッチ６には主電源線８と主接地線９が接続されてい
る。スイッチ６は第４図に示すようにＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２から成り、ＰＭＯ
３）ランジスタ１１のソースは主電源線８に、ＮＭＯＳ
トランジスタ１２のソースは主接地線９に接続され、そ
れぞれのドレインは従電源線７に接続されている。
る。スイッチ６は第４図に示すようにＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２から成り、ＰＭＯ
３）ランジスタ１１のソースは主電源線８に、ＮＭＯＳ
トランジスタ１２のソースは主接地線９に接続され、そ
れぞれのドレインは従電源線７に接続されている。
本実施例では、ＰＭＯＳトランジスタ１１とＮＭｏ５ト
ランジスタ１２のゲートにそれぞれ制御線５ａ、５ｂか
ら印加される制御信号により制御され、従電源線７の電
源を停止またはクランプすることができる。
ランジスタ１２のゲートにそれぞれ制御線５ａ、５ｂか
ら印加される制御信号により制御され、従電源線７の電
源を停止またはクランプすることができる。
以上説明したように本発明は各論理ブロックの電源線に
スイッチを接続することにより、使用しない論理ブロッ
クに電源が供給されることがないので、チップ全体の消
費電力を少なくするという効果を有する。
スイッチを接続することにより、使用しない論理ブロッ
クに電源が供給されることがないので、チップ全体の消
費電力を少なくするという効果を有する。
第１図は本発明の一実施例を示す半導体チップの平面図
、第２図は第１図に示す論理ブロック２の拡大図、第３
図は本発明の第２の実施例を示す論理ブロックの拡大図
、第４図は第５図に示すスイッチ６の回路図、第５図は
従来例の半導体チップの平面図、第６図は第５図に示す
論理ブロック２の拡大図である。 １・・・スイッチ制御ブロック、２・・・内部論理ブロ
ック、３・・・外部インターフェースブロック、４・・
・半導体チップ、５・・・スイッチ制御縁、６・・・電
源スィッチ、７・・・従電源線、８・・・主電源線、９
・・・主接地線、１０・・・機能ブロック、１１・・・
ＰＭＯ３）ランジスタ、１２・・・ＮＭＯＳ）−ランジ
スタ。
、第２図は第１図に示す論理ブロック２の拡大図、第３
図は本発明の第２の実施例を示す論理ブロックの拡大図
、第４図は第５図に示すスイッチ６の回路図、第５図は
従来例の半導体チップの平面図、第６図は第５図に示す
論理ブロック２の拡大図である。 １・・・スイッチ制御ブロック、２・・・内部論理ブロ
ック、３・・・外部インターフェースブロック、４・・
・半導体チップ、５・・・スイッチ制御縁、６・・・電
源スィッチ、７・・・従電源線、８・・・主電源線、９
・・・主接地線、１０・・・機能ブロック、１１・・・
ＰＭＯ３）ランジスタ、１２・・・ＮＭＯＳ）−ランジ
スタ。
Claims (1)
- 複数の論理ブロックと、前記論理ブロックまで電位を
供給する電源線とを半導体チップ上に有する半導体装置
において、前記論理ブロック内における論理を構成する
複数の機能ブロックのうちいずれに電源を供給するかを
制御信号に応じて選択する選択回路と、前記制御信号を
発生する制御回路とを備えることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288931A JPH04162659A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288931A JPH04162659A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162659A true JPH04162659A (ja) | 1992-06-08 |
Family
ID=17736665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288931A Pending JPH04162659A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844263A (en) * | 1997-01-06 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device having independent circuit blocks and a power breaking means for selectively supplying power to the circuit blocks |
| JP2006313639A (ja) * | 2006-07-31 | 2006-11-16 | Elpida Memory Inc | 半導体集積回路 |
-
1990
- 1990-10-26 JP JP2288931A patent/JPH04162659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844263A (en) * | 1997-01-06 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device having independent circuit blocks and a power breaking means for selectively supplying power to the circuit blocks |
| JP2006313639A (ja) * | 2006-07-31 | 2006-11-16 | Elpida Memory Inc | 半導体集積回路 |
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