JPH04162677A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04162677A JPH04162677A JP29006590A JP29006590A JPH04162677A JP H04162677 A JPH04162677 A JP H04162677A JP 29006590 A JP29006590 A JP 29006590A JP 29006590 A JP29006590 A JP 29006590A JP H04162677 A JPH04162677 A JP H04162677A
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- 239000000758 substrate Substances 0.000 claims abstract description 17
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、詳しくはパワーＭＯ８ＦＥ
Ｔのゲート配線構造に関する。
Ｔのゲート配線構造に関する。
［従来の技術］
従来、パワーＭＯ８ＦＥＴのゲート配線構造には、例え
ば第５図に示すようなものがある。このパワーＭＯ８Ｆ
ＥＴのゲートは、同図に示すように半導体基板（１）上
に櫛歯状に形成される。即ち、複数のゲート配線（２）
（２）・・をストライプ状に形成し、このゲート配線（
２）（２）・・の各端部を共通に引き出す共通基部（３
）をゲート配線（２）（２）・・に連設し、その共通基
部（３）の端部にゲート電極用パッド（４）を形成して
いる。また、パワーＭＯ３ＦＥＴのソースは、上述した
ゲートと同様、半導体基板（１）上に櫛歯状に形成され
、共通基部（５）から延びる複数のソース配線（６）（
６）・・がゲート配線（２）（２）・・間に挿入配置さ
れ、上記共通基部（５）に複数のソース電極用パッド（
７）（７）・・が形成される。尚、図示しないがパワー
ＭＯ３ＦＥＴのドレインは半導体基板（１）の裏面に形
成される。
ば第５図に示すようなものがある。このパワーＭＯ８Ｆ
ＥＴのゲートは、同図に示すように半導体基板（１）上
に櫛歯状に形成される。即ち、複数のゲート配線（２）
（２）・・をストライプ状に形成し、このゲート配線（
２）（２）・・の各端部を共通に引き出す共通基部（３
）をゲート配線（２）（２）・・に連設し、その共通基
部（３）の端部にゲート電極用パッド（４）を形成して
いる。また、パワーＭＯ３ＦＥＴのソースは、上述した
ゲートと同様、半導体基板（１）上に櫛歯状に形成され
、共通基部（５）から延びる複数のソース配線（６）（
６）・・がゲート配線（２）（２）・・間に挿入配置さ
れ、上記共通基部（５）に複数のソース電極用パッド（
７）（７）・・が形成される。尚、図示しないがパワー
ＭＯ３ＦＥＴのドレインは半導体基板（１）の裏面に形
成される。
［発明が解決しようとする課題］
ところで、上述したパワーＭＯ３ＦＥＴのゲート配線構
造では、ゲート酸化膜が非常に薄いためにゲート配線（
２）（２）・・とソース配線（６）（６）・・との間で
ショートし易いという問題があった。仮に、いずれかの
ゲート配線（２）’（２）・・がソース配線（６）（６
）・・とショートすれば、そのショートしたゲート配線
（２）（２）・・が一箇所であっても素子全体が使用で
きなくなって歩留まりが大幅に低下するという問題があ
った。
造では、ゲート酸化膜が非常に薄いためにゲート配線（
２）（２）・・とソース配線（６）（６）・・との間で
ショートし易いという問題があった。仮に、いずれかの
ゲート配線（２）’（２）・・がソース配線（６）（６
）・・とショートすれば、そのショートしたゲート配線
（２）（２）・・が一箇所であっても素子全体が使用で
きなくなって歩留まりが大幅に低下するという問題があ
った。
そこで、本発明は上記問題点に鑑みて提案されたもので
、その目的とするところは、簡便な手段により素子の利
用率を向上させ得る半導体装置を提供することにある。
、その目的とするところは、簡便な手段により素子の利
用率を向上させ得る半導体装置を提供することにある。
［課題を解決するための手段］
本発明における上記目的を達成するための技術的手段は
、半導体基板上にストライプ状に配置して形成された複
数のゲート配線と、上記半導体基板上にゲート配線と離
隔して形成された単一のゲート電極引き出し用配線との
間を溶断可能なヒユーズ機能素子で接続したことである
。
、半導体基板上にストライプ状に配置して形成された複
数のゲート配線と、上記半導体基板上にゲート配線と離
隔して形成された単一のゲート電極引き出し用配線との
間を溶断可能なヒユーズ機能素子で接続したことである
。
上記ヒユーズ機能素子は、各ゲート配線とゲート電極引
き出し用配線との間に接続されたヒユーズ、若しくはヒ
ユーズと抵抗の直列回路、又は抵抗であることが望まし
い。
き出し用配線との間に接続されたヒユーズ、若しくはヒ
ユーズと抵抗の直列回路、又は抵抗であることが望まし
い。
また、上記ヒユーズ機能素子がヒユーズと抵抗の直列回
路、又は抵抗である場合、各ゲート配線のヒユーズ機能
素子側接続端部に検査及び溶断用パッドを設けることが
望ましい。
路、又は抵抗である場合、各ゲート配線のヒユーズ機能
素子側接続端部に検査及び溶断用パッドを設けることが
望ましい。
［作用］
本発明に係る半導体装置では、複数のゲート配線のうち
、異常なゲート配線があれば、そのゲート配線とゲート
電極引き出し用配線との間のヒユーズ機能素子を溶断し
、その異常なゲート配線を他の正常なゲート配線と分離
することができる。
、異常なゲート配線があれば、そのゲート配線とゲート
電極引き出し用配線との間のヒユーズ機能素子を溶断し
、その異常なゲート配線を他の正常なゲート配線と分離
することができる。
上記ヒユーズ機能素子の溶断は、そのヒユーズ機能素子
がヒユーズ、若しくはヒユーズと抵抗の直列回路、又は
抵抗であれば、それらに溶断可能な所定の電圧を印加す
ることにより行なわれる。
がヒユーズ、若しくはヒユーズと抵抗の直列回路、又は
抵抗であれば、それらに溶断可能な所定の電圧を印加す
ることにより行なわれる。
上記ヒユーズ機能素子がヒユーズと抵抗の直列回路、又
は抵抗である場合、検査及び溶断用パッドを利用するこ
とにより、上記抵抗での電圧降下を検出しこれに基づい
て異常なゲート配線を判別した上で上述した所定の電圧
を印加してヒユーズ或いは抵抗を溶断する。
は抵抗である場合、検査及び溶断用パッドを利用するこ
とにより、上記抵抗での電圧降下を検出しこれに基づい
て異常なゲート配線を判別した上で上述した所定の電圧
を印加してヒユーズ或いは抵抗を溶断する。
［実施例コ
本発明に係る半導体装置の一実施例を第１図乃至第４図
を参照しながら説明する。
を参照しながら説明する。
第１図乃至第４図に示す各実施例のパワーＭＯ８ＦＥＴ
において、（１１）は半導体基板、（１２）は半導体基
板（１１）上に形成されたゲートで、このゲート（１２
）において、（１３） （１３）・・は半導体基板（
１１）上にストライプ状に形成されたポリシリコンから
なる複数のゲート配線、（１４）は上記半導体基板（１
１）上に形成されたＡＩなどの金属からなる単一のゲー
ト電極引き出し用配線で、各ゲート配線（１３） （
１３）・・とほぼ直交する方向に延び、各ゲート配線（
１３） （１３）・・の端部がら離隔配置される。（
１５）は上記ゲート電極引き出し用配線（１４）の端部
に設けられたゲート電極パッドである。（１６）（１６
）・・は各ゲート配線（１３）（１３）・・とゲート電
極引き出し用配線（１４）との間を接続したヒユーズ機
能素子である。（１７）は上記半導体基板（１１）上に
櫛歯状に形成されたＡＩなどの金属からなるソースで、
共通基部（１８）とこの共通基部（１８）から延びて各
ゲート配線（１３） （１３）・・間に挿入配置され
た複数のソース配線（１９） （１９）・・とからな
る。（２０） （２０）・・はソース（１７）の共通
基部（１８）に形成された複数のソース電極パッドであ
る。尚、図示しないが、パワーＭＯ８ＦＥＴのドレイン
は半導体基板（１１）の裏面に形成される。
において、（１１）は半導体基板、（１２）は半導体基
板（１１）上に形成されたゲートで、このゲート（１２
）において、（１３） （１３）・・は半導体基板（
１１）上にストライプ状に形成されたポリシリコンから
なる複数のゲート配線、（１４）は上記半導体基板（１
１）上に形成されたＡＩなどの金属からなる単一のゲー
ト電極引き出し用配線で、各ゲート配線（１３） （
１３）・・とほぼ直交する方向に延び、各ゲート配線（
１３） （１３）・・の端部がら離隔配置される。（
１５）は上記ゲート電極引き出し用配線（１４）の端部
に設けられたゲート電極パッドである。（１６）（１６
）・・は各ゲート配線（１３）（１３）・・とゲート電
極引き出し用配線（１４）との間を接続したヒユーズ機
能素子である。（１７）は上記半導体基板（１１）上に
櫛歯状に形成されたＡＩなどの金属からなるソースで、
共通基部（１８）とこの共通基部（１８）から延びて各
ゲート配線（１３） （１３）・・間に挿入配置され
た複数のソース配線（１９） （１９）・・とからな
る。（２０） （２０）・・はソース（１７）の共通
基部（１８）に形成された複数のソース電極パッドであ
る。尚、図示しないが、パワーＭＯ８ＦＥＴのドレイン
は半導体基板（１１）の裏面に形成される。
本発明の特徴は、各ゲート配線（１３） （１３）・
・とゲート電極引き出し用配線（１４）との間を接続し
たヒユーズ機能素子（１６） （１６）・・にある。
・とゲート電極引き出し用配線（１４）との間を接続し
たヒユーズ機能素子（１６） （１６）・・にある。
このヒユーズ機能素子（１６） （１６）・・の具体
例を第１図乃至第４図の各実施例ごとに以下説明する。
例を第１図乃至第４図の各実施例ごとに以下説明する。
まず、第１図に示す第１の実施例では、上記ヒユーズ機
能素子（１６） （１６）・・を各ゲート配線（１３
） （１３）・・とゲート電極引き出し用配線（１４
）との間に接続されたヒユーズ（２１） （２１）・
・とする。
能素子（１６） （１６）・・を各ゲート配線（１３
） （１３）・・とゲート電極引き出し用配線（１４
）との間に接続されたヒユーズ（２１） （２１）・
・とする。
このようにすれば、いずれかのゲート配線（１３）（１
３）・・がソース配線（１９） （１９）・・とショ
ートした場合、ゲート−ソース間電圧を印加してその電
圧を上げることにより、ショートした異常なゲート配線
（１３） （１３）・・とゲート電極引き出し用配線
（１４）との間に過大電流が流れる。この過大電流によ
り異常なゲート配線（１３） （１３）・・とゲート
電極引き出し用配線（１４）との間のヒユーズ（２１）
（２１）・・が溶断する。このヒユーズ（２１）（
２１）・・の溶断によりショートした異常なゲート配線
（１３） （１３）・・は他の正常なゲート配線（１
３）（１３）・・から分離される。上記ヒユーズ（２１
）（２１）・・の溶断は、パワーＭＯ８ＦＥＴの製造工
程中、半導体ウェーハに多数の素子を形成した段階で行
なわれ、ゲート−ソース間電圧の印加はゲート電極パッ
ド（１５）及びソース電極パッド（２１）が使用される
。そして、異常なゲート配線（１３）（１３）・・を他
の正常なゲート配線（１３） （１３）・・から分離
した後、各素子ごとに特性チエツクが行なわれる。その
結果、上記ヒユーズ（２１） （２１）・・の溶断の
有無、その箇所及び数によって各素子ごとに特性が異な
ることになるが、従来と違って素子全体としては使用す
ることができる。この場合、各素子ごとに特性が異なる
こととなり、パワーＭＯ８ＦＥＴはその特性ランクごと
に分類することができる。
３）・・がソース配線（１９） （１９）・・とショ
ートした場合、ゲート−ソース間電圧を印加してその電
圧を上げることにより、ショートした異常なゲート配線
（１３） （１３）・・とゲート電極引き出し用配線
（１４）との間に過大電流が流れる。この過大電流によ
り異常なゲート配線（１３） （１３）・・とゲート
電極引き出し用配線（１４）との間のヒユーズ（２１）
（２１）・・が溶断する。このヒユーズ（２１）（
２１）・・の溶断によりショートした異常なゲート配線
（１３） （１３）・・は他の正常なゲート配線（１
３）（１３）・・から分離される。上記ヒユーズ（２１
）（２１）・・の溶断は、パワーＭＯ８ＦＥＴの製造工
程中、半導体ウェーハに多数の素子を形成した段階で行
なわれ、ゲート−ソース間電圧の印加はゲート電極パッ
ド（１５）及びソース電極パッド（２１）が使用される
。そして、異常なゲート配線（１３）（１３）・・を他
の正常なゲート配線（１３） （１３）・・から分離
した後、各素子ごとに特性チエツクが行なわれる。その
結果、上記ヒユーズ（２１） （２１）・・の溶断の
有無、その箇所及び数によって各素子ごとに特性が異な
ることになるが、従来と違って素子全体としては使用す
ることができる。この場合、各素子ごとに特性が異なる
こととなり、パワーＭＯ８ＦＥＴはその特性ランクごと
に分類することができる。
次に、第２図に示す第２の実施例では、ヒユーズ機能素
子（１６） （１６）・・を各ゲート配線（１３）（
１３）・・とゲート電極引き出し用配線（１４）との間
に接続されたヒユーズ（２１） （２１）・・と抵抗
（２２） （２２）・・との直列回路とする。この場
合、上記各ゲート配線（１３） （１３）・・のヒユ
ーズ機能素子側接続端部に検査及び溶断用パッド（２３
）（２３）・・を設ける。
子（１６） （１６）・・を各ゲート配線（１３）（
１３）・・とゲート電極引き出し用配線（１４）との間
に接続されたヒユーズ（２１） （２１）・・と抵抗
（２２） （２２）・・との直列回路とする。この場
合、上記各ゲート配線（１３） （１３）・・のヒユ
ーズ機能素子側接続端部に検査及び溶断用パッド（２３
）（２３）・・を設ける。
この第２の実施例では、パワーＭＯ８ＦＥＴの製造時、
半導体ウェーハに多数の素子を形成した段階でどのゲー
ト配線（１３） （１３）・・が異常かを予め認知す
ることができ、その上で異常なゲート配線（１３）
（１３）・・を他の正常なゲート配線（１３）（１３）
・・から分離することができる。即ち、ゲート電極パッ
ド（１５）及びソース電極パッド（２０）からゲート−
ソース間電圧を印加した状態で、検査及び溶断用バッド
（２３） （２３）・・を利用して抵抗（２２）
（２２）・・での電圧降下の有無をチエツクする。いず
れかのゲート配線（１３） （１３）・・がソース配
線（１９） （１９）・・とショートした場合、その
異常なゲート配線（１３） （１３）・・の抵抗（２
２）（２２）・・に電流が流れてその抵抗（２２）
（２２）・・で電圧降下が生じ、その電圧降下によりゲ
ート電極パッド（１５）と検査及び溶断用バッド（２３
）（２３）・・との間で電位差が発生する。この電位差
の発生でもって異常なゲート配線（１３） （１３）
・・を検知し、これに基づいてゲート電極パッド（１５
）とその異常なゲート配線（１３） （１３）・・の
検査及び溶断用バッド（２３） （２３）・・との間
に所定の電圧を印加してその抵抗（２２） （２２）
・・に直列接続されたヒユーズ（２１） （２１）・
・を溶断する。このヒユーズ（２１） （２１）・・
の溶断により異常なゲート配線（１３） （１３）・
・を他の正常なゲート配線（１３） （１３）・・か
ら分離する。その後、各素子ごとに特性チエツクが行な
われ、前述した第１の実施例で説明したように最終的に
パワーＭＯＳ Ｆ ＥＴはその特性ランクごとに分類さ
れる。
半導体ウェーハに多数の素子を形成した段階でどのゲー
ト配線（１３） （１３）・・が異常かを予め認知す
ることができ、その上で異常なゲート配線（１３）
（１３）・・を他の正常なゲート配線（１３）（１３）
・・から分離することができる。即ち、ゲート電極パッ
ド（１５）及びソース電極パッド（２０）からゲート−
ソース間電圧を印加した状態で、検査及び溶断用バッド
（２３） （２３）・・を利用して抵抗（２２）
（２２）・・での電圧降下の有無をチエツクする。いず
れかのゲート配線（１３） （１３）・・がソース配
線（１９） （１９）・・とショートした場合、その
異常なゲート配線（１３） （１３）・・の抵抗（２
２）（２２）・・に電流が流れてその抵抗（２２）
（２２）・・で電圧降下が生じ、その電圧降下によりゲ
ート電極パッド（１５）と検査及び溶断用バッド（２３
）（２３）・・との間で電位差が発生する。この電位差
の発生でもって異常なゲート配線（１３） （１３）
・・を検知し、これに基づいてゲート電極パッド（１５
）とその異常なゲート配線（１３） （１３）・・の
検査及び溶断用バッド（２３） （２３）・・との間
に所定の電圧を印加してその抵抗（２２） （２２）
・・に直列接続されたヒユーズ（２１） （２１）・
・を溶断する。このヒユーズ（２１） （２１）・・
の溶断により異常なゲート配線（１３） （１３）・
・を他の正常なゲート配線（１３） （１３）・・か
ら分離する。その後、各素子ごとに特性チエツクが行な
われ、前述した第１の実施例で説明したように最終的に
パワーＭＯＳ Ｆ ＥＴはその特性ランクごとに分類さ
れる。
最後に、第３図に示す第３の実施例では、ヒユーズ機能
素子（１６） （１６）・・を各ゲート配線（１３）
（１３）・・とゲート電極引き出し用配線（１４）との
間に接続された抵抗（２２） （２２）・・とする。
素子（１６） （１６）・・を各ゲート配線（１３）
（１３）・・とゲート電極引き出し用配線（１４）との
間に接続された抵抗（２２） （２２）・・とする。
この抵抗（２２） （２２）・・は後述するように過
大電流により溶断可能なものである。
大電流により溶断可能なものである。
この場合、いずれかのゲート配線（１３） （１３）
・・がソース配線（１９） （１９）・・とショート
した場合、ゲート−ソース間電圧を印加してその電圧を
上げることにより、ショートした異常なゲート配線（１
３） （１３）・・とゲート電極引き出し用配線（１
４）との間に過大電流が流れる。この過大電流により異
常なゲート配線（１３） （１３）・・とゲート電極
引き出し用配線（１４）との間の抵抗（２２）（２２）
・・が溶断じて異常なゲート配線（１３） （１３）
・・は他の正常なゲート配線（１３） （１３）・・
から分離される。この抵抗（２２） （２２）・・の
溶断は、前述した第１及び第２の実施例と同様、パワー
ＭＯ８ＦＥＴの製造工程において半導体ウェーハに多数
の素子を形成した段階で行なわれ、ゲート−ソース間電
圧の印加はゲート電極パッド（１５）及びソース電極パ
ッド（２０）が使用される。そして、異常なゲート配線
（１３） （１３）・・の分離後、各素子ごとに特性
チエツクが行なわれ、最終的にパワーＭＯＳ Ｆ ＥＴ
はその特性ランクごとに分類される。
・・がソース配線（１９） （１９）・・とショート
した場合、ゲート−ソース間電圧を印加してその電圧を
上げることにより、ショートした異常なゲート配線（１
３） （１３）・・とゲート電極引き出し用配線（１
４）との間に過大電流が流れる。この過大電流により異
常なゲート配線（１３） （１３）・・とゲート電極
引き出し用配線（１４）との間の抵抗（２２）（２２）
・・が溶断じて異常なゲート配線（１３） （１３）
・・は他の正常なゲート配線（１３） （１３）・・
から分離される。この抵抗（２２） （２２）・・の
溶断は、前述した第１及び第２の実施例と同様、パワー
ＭＯ８ＦＥＴの製造工程において半導体ウェーハに多数
の素子を形成した段階で行なわれ、ゲート−ソース間電
圧の印加はゲート電極パッド（１５）及びソース電極パ
ッド（２０）が使用される。そして、異常なゲート配線
（１３） （１３）・・の分離後、各素子ごとに特性
チエツクが行なわれ、最終的にパワーＭＯＳ Ｆ ＥＴ
はその特性ランクごとに分類される。
また、この第３の実施例では、第４図に示すように各ゲ
ート配線（１３） （１３）・・のヒユーズ機能素子
側接続端部に検査及び溶断用パッド（２３）（２３）・
・を設けるようにしてもよい。
ート配線（１３） （１３）・・のヒユーズ機能素子
側接続端部に検査及び溶断用パッド（２３）（２３）・
・を設けるようにしてもよい。
このようにすれば、前記第２の実施例で説明したように
パワーＭＯ８ＦＥＴの製造時、半導体つ工−ハに多数の
素子を形成した段階で、ゲート電極パッド（１５）及び
ソース電極パッド（２０）からゲート−ソース間電圧を
印加した状態で、検査及び溶断用バッド（２３） （
２３）・・を利用して抵抗（２２） （２２）・・で
の電圧降下の有無をチエツクすることにより異常なゲー
ト配線（１３） （１３）・・を予め認知することが
できる。従って、いずれかのゲート配線（１３） （
１３）・・がソース配線（１９） （１９）・・とシ
ョートした場合、異常なゲート配線（１３）（１３）・
・を認知した上で、ゲート電極パッド（１５）と上記異
常なゲート配線（１３） （１３）・・の検査及び溶
断用バッド（２３） （２３）・・との間に所定の電
圧を印加することによりその抵抗（２２） （２２）
・・を溶断じて異常なゲート配線（１３） （１３）
・・を他の正常なゲート配線（１３） （１３）・・
から分離できる。
パワーＭＯ８ＦＥＴの製造時、半導体つ工−ハに多数の
素子を形成した段階で、ゲート電極パッド（１５）及び
ソース電極パッド（２０）からゲート−ソース間電圧を
印加した状態で、検査及び溶断用バッド（２３） （
２３）・・を利用して抵抗（２２） （２２）・・で
の電圧降下の有無をチエツクすることにより異常なゲー
ト配線（１３） （１３）・・を予め認知することが
できる。従って、いずれかのゲート配線（１３） （
１３）・・がソース配線（１９） （１９）・・とシ
ョートした場合、異常なゲート配線（１３）（１３）・
・を認知した上で、ゲート電極パッド（１５）と上記異
常なゲート配線（１３） （１３）・・の検査及び溶
断用バッド（２３） （２３）・・との間に所定の電
圧を印加することによりその抵抗（２２） （２２）
・・を溶断じて異常なゲート配線（１３） （１３）
・・を他の正常なゲート配線（１３） （１３）・・
から分離できる。
更に、上記第３の実施例では、上記抵抗（２２）（２２
）・・を異常なゲート配線（１３） （１３）・・の
発生時に溶断させる以外に上記抵抗（２２） （２２
）・・を以下のように機能させることもできる。即ち、
ゲート配線（１３） （１３）・・はポリシリコンで
形成されるのが一般的であり、そのため上記ゲート配線
（１３） （１３）・・は分布抵抗を持つ。従って、
ゲート配線（１３） （１３）・・の入力端と末端と
で抵抗値が異なることがある。そこで、上記抵抗（２２
）（２２）・・で上述したゲート配線分の抵抗値を確保
し、抵抗（２２） （２２）・・を保護用として機能
させることができる。このようにすれば、ポリシリコン
からなるゲート配線（１３） （１３）・・の低抵抗
化或いはゲート配線（１３） （１３）・・のＡ１な
どのメタル化が実現できてゲート配線（１３） （１
３）・・の分布抵抗をなくし、素子を均一に安定して動
作させることができて信頼性の向上が図れる。
）・・を異常なゲート配線（１３） （１３）・・の
発生時に溶断させる以外に上記抵抗（２２） （２２
）・・を以下のように機能させることもできる。即ち、
ゲート配線（１３） （１３）・・はポリシリコンで
形成されるのが一般的であり、そのため上記ゲート配線
（１３） （１３）・・は分布抵抗を持つ。従って、
ゲート配線（１３） （１３）・・の入力端と末端と
で抵抗値が異なることがある。そこで、上記抵抗（２２
）（２２）・・で上述したゲート配線分の抵抗値を確保
し、抵抗（２２） （２２）・・を保護用として機能
させることができる。このようにすれば、ポリシリコン
からなるゲート配線（１３） （１３）・・の低抵抗
化或いはゲート配線（１３） （１３）・・のＡ１な
どのメタル化が実現できてゲート配線（１３） （１
３）・・の分布抵抗をなくし、素子を均一に安定して動
作させることができて信頼性の向上が図れる。
［発明の効果コ
本発明に係る半導体装置によれば、複数のゲート配線の
うち、異常なゲート配線があれば、そのゲート配線とゲ
ート電極引き出し用配線との間のヒユーズ機能素子を溶
断する簡便な手段により、その異常なゲート配線のみを
他の正常なゲート配線から分離することができる。従っ
て、従来と違って素子全体としては使用することができ
て歩留まりの向上が図れ、半導体装置をその特性ランク
ごとに分類することもできる。
うち、異常なゲート配線があれば、そのゲート配線とゲ
ート電極引き出し用配線との間のヒユーズ機能素子を溶
断する簡便な手段により、その異常なゲート配線のみを
他の正常なゲート配線から分離することができる。従っ
て、従来と違って素子全体としては使用することができ
て歩留まりの向上が図れ、半導体装置をその特性ランク
ごとに分類することもできる。
第１図乃至第４図は本発明に係る半導体装置の実施例を
説明するためのもので、第１図は第１の実施例を示す平
面図、第２図は第２の実施例を示す平面図、第３図は第
３の実施例を示す平面図、第４図は第３図の変形例を示
す平面図である。 第５図は半導体装置の従来例を示す平面図である。 （１１）・・・半導体基板、 （１３）・・・ゲート配線、 （１４）・・・ゲート電極引き出し用配線、（１６）・
・・ヒユーズ機能素子、 （２１）・・・ヒユーズ、 （２２）・・・抵抗、 （２３）・・・検査及び溶断用バッド。
説明するためのもので、第１図は第１の実施例を示す平
面図、第２図は第２の実施例を示す平面図、第３図は第
３の実施例を示す平面図、第４図は第３図の変形例を示
す平面図である。 第５図は半導体装置の従来例を示す平面図である。 （１１）・・・半導体基板、 （１３）・・・ゲート配線、 （１４）・・・ゲート電極引き出し用配線、（１６）・
・・ヒユーズ機能素子、 （２１）・・・ヒユーズ、 （２２）・・・抵抗、 （２３）・・・検査及び溶断用バッド。
Claims (5)
- （１）半導体基板上にストライプ状に配置して形成され
た複数のゲート配線と、上記半導体基板上にゲート配線
と離隔して形成された単一のゲート電極引き出し用配線
との間を溶断可能なヒューズ機能素子で接続したことを
特徴とする半導体装置。 - （２）請求項（１）記載のヒューズ機能素子は、各ゲー
ト配線とゲート電極引き出し用配線との間に接続された
ヒューズであることを特徴とする半導体装置。 - （３）請求項（１）記載のヒューズ機能素子は、各ゲー
ト配線とゲート電極引き出し用配線との間に接続された
ヒューズと抵抗の直列回路であることを特徴とする半導
体装置。 - （４）請求項（１）記載のヒューズ機能素子は、各ゲー
ト配線とゲート電極引き出し用配線との間に接続された
抵抗であることを特徴とする半導体装置。 - （５）請求項（３）又は（４）記載の各ゲート配線のヒ
ューズ機能素子側接続端部に検査及び溶断用パッドを設
けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29006590A JPH04162677A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29006590A JPH04162677A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162677A true JPH04162677A (ja) | 1992-06-08 |
Family
ID=17751337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29006590A Pending JPH04162677A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162677A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013065860A (ja) * | 2012-10-29 | 2013-04-11 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
| JP2013254828A (ja) * | 2012-06-06 | 2013-12-19 | Honda Motor Co Ltd | 半導体装置 |
| US11404370B2 (en) | 2019-11-27 | 2022-08-02 | Infineon Technologies Ag | Failure structure in semiconductor device |
-
1990
- 1990-10-25 JP JP29006590A patent/JPH04162677A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013254828A (ja) * | 2012-06-06 | 2013-12-19 | Honda Motor Co Ltd | 半導体装置 |
| JP2013065860A (ja) * | 2012-10-29 | 2013-04-11 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
| US11404370B2 (en) | 2019-11-27 | 2022-08-02 | Infineon Technologies Ag | Failure structure in semiconductor device |
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