JPH04162828A - Ｐｃｍ符号器 - Google Patents
Ｐｃｍ符号器Info
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- JPH04162828A JPH04162828A JP28890890A JP28890890A JPH04162828A JP H04162828 A JPH04162828 A JP H04162828A JP 28890890 A JP28890890 A JP 28890890A JP 28890890 A JP28890890 A JP 28890890A JP H04162828 A JPH04162828 A JP H04162828A
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- 238000005070 sampling Methods 0.000 claims description 3
- 230000006835 compression Effects 0.000 abstract description 4
- 238000007906 compression Methods 0.000 abstract description 4
- 238000013139 quantization Methods 0.000 abstract description 2
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- 239000003990 capacitor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- 230000009466 transformation Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＣＭ符号器に間し、特に集積回路に適したＰ
ＣＭ符号器に関する。
ＣＭ符号器に関する。
従来の集積回路に適したＰＣＭ符号器は、直並列ＡＤ変
換回路を用いてＰＣＭコードを生成している。
換回路を用いてＰＣＭコードを生成している。
第８図はかかる従来の一例を示すＰＣＭ符号器のブロッ
ク図である。
ク図である。
第８図に示すように、ＰＣＭ符号器ＩＡは入力端子２に
接続されたサンプルホールド回路（Ｓ／Ｈ）３と、Ｓ／
Ｈ３の出力を一方の入力とする利得調整回路４と、アナ
ログ入力をディジタル信号に変換する並列フラッシュ型
Ａ／Ｄ変換器（対数Ａ／Ｄ変換器）５Ａと、対数Ａ／Ｄ
変換器５Ａの出力をアナログ信号に変換し、その出力を
利得調整回路４の他方の入力に供給する逆対数Ｄ／Ａ変
換器６Ａと、利得調整回路４の出力をディジタル信号に
変換するリニアＡ／Ｄ変換器８と、上位ビットレジスタ
７および下位ビットレジスタ９と、これら上位ビットレ
ジスタ７および下位ビットレジスタ９の出力をリニア変
換するリニアＰＣＭ変換回路３１と、出力端子１１に接
続されリニアＰＣＭ変換回路３１の出力を保持する変換
出力レジスタ１０とを有している。
接続されたサンプルホールド回路（Ｓ／Ｈ）３と、Ｓ／
Ｈ３の出力を一方の入力とする利得調整回路４と、アナ
ログ入力をディジタル信号に変換する並列フラッシュ型
Ａ／Ｄ変換器（対数Ａ／Ｄ変換器）５Ａと、対数Ａ／Ｄ
変換器５Ａの出力をアナログ信号に変換し、その出力を
利得調整回路４の他方の入力に供給する逆対数Ｄ／Ａ変
換器６Ａと、利得調整回路４の出力をディジタル信号に
変換するリニアＡ／Ｄ変換器８と、上位ビットレジスタ
７および下位ビットレジスタ９と、これら上位ビットレ
ジスタ７および下位ビットレジスタ９の出力をリニア変
換するリニアＰＣＭ変換回路３１と、出力端子１１に接
続されリニアＰＣＭ変換回路３１の出力を保持する変換
出力レジスタ１０とを有している。
まず、入力信号の粗変換を上位コードに割当て、これを
並列フラッシュ型の対数Ａ／Ｄ変換器５Ａで高速に実行
する。これと同時に局部Ｄ／Ａ変換器としての逆対数Ｄ
／Ａ変換器６Ａで上位コードをアナログ信号に変換し、
サンプルホールド回路（Ｓ／Ｈ）３に保存されている入
力信号値との間の差分をとった信号を増幅し、しかる後
並列フラッシュ型のリニアＡ／Ｄ変換器８により下位コ
ードに変換する。これら上位コードおよび下位コードは
リニアーＰＣＭ変換器３１によりコードに変換されＰＣ
Ｍ符号がえられる。
並列フラッシュ型の対数Ａ／Ｄ変換器５Ａで高速に実行
する。これと同時に局部Ｄ／Ａ変換器としての逆対数Ｄ
／Ａ変換器６Ａで上位コードをアナログ信号に変換し、
サンプルホールド回路（Ｓ／Ｈ）３に保存されている入
力信号値との間の差分をとった信号を増幅し、しかる後
並列フラッシュ型のリニアＡ／Ｄ変換器８により下位コ
ードに変換する。これら上位コードおよび下位コードは
リニアーＰＣＭ変換器３１によりコードに変換されＰＣ
Ｍ符号がえられる。
第９図は従来の４ビツトＡ／Ｄ変換のときのμｍＬａｗ
則に基ずく変換特性図である。
則に基ずく変換特性図である。
第９図に示すように、この特性はアナログ入力電圧とμ
ｍＬａｗ則ＰＣＷコードの上位４ビツトの関係を表わす
。フルスケール電圧は＋Ｖ ｒ ｅ ｆから−Ｖｒｅｆ
の間である。１つのセグメントが上がるごとに電圧範囲
が２倍になるように静電圧および負電圧をそれぞれ、８
つのセグメントに分割し、１つのセグメント内は４ビツ
トの下位ビットによって１６等分されている。
ｍＬａｗ則ＰＣＷコードの上位４ビツトの関係を表わす
。フルスケール電圧は＋Ｖ ｒ ｅ ｆから−Ｖｒｅｆ
の間である。１つのセグメントが上がるごとに電圧範囲
が２倍になるように静電圧および負電圧をそれぞれ、８
つのセグメントに分割し、１つのセグメント内は４ビツ
トの下位ビットによって１６等分されている。
上述した従来の直並列型Ａ／Ｄ変換器を用いたＰＣＭ符
号器は、ＰＣＭコードの出力を得るために、Ａ／Ｄ変換
が終了してからリニアーＰＣＭ変換処理を行う必要があ
る。従って、このデジタル処理のために回路規模が増大
し、変換速度が制限されるという欠点がある。
号器は、ＰＣＭコードの出力を得るために、Ａ／Ｄ変換
が終了してからリニアーＰＣＭ変換処理を行う必要があ
る。従って、このデジタル処理のために回路規模が増大
し、変換速度が制限されるという欠点がある。
本発明の目的は、かかる回路規模を小さくするとともに
変換速度を高速化することのできるＰＣＭ符号器を提供
することにある。
変換速度を高速化することのできるＰＣＭ符号器を提供
することにある。
本発明のＰＣＭ符号器は、アナログ入力を粗変換して得
られる上位ビットおよびＰＣＭ符号の上位ビットを出力
する対数Ａ／Ｄ変換器と、前記対数Ａ／Ｄ変換器の上位
ビット出力を入力してアナログ信号に変換する逆対数Ｄ
／Ａ変換器と、前記アナログ入力をサンプル・ホールド
した信号および前記逆対数Ｄ／Ａ変換器の出力の差分を
とる利得調整回路と、前記利得調整回路の差分出力を密
変換して前記ＰＣＭ符号の下位ビットを出力するリニア
Ａ／Ｄ変換器と、前記対数Ａ／Ｄ変換器から得られた上
位ビットおよび前記リニアＡ／Ｄ変換器から得られた下
位ビットをそれぞれ記憶する上位ビットレジスタおよび
下位ビットレジスタと、前記上位ビットレジスタおよび
前記下位ビットレジスタの各出力を合成して変換出力と
する変換出力レジスタとを有して構成される。
られる上位ビットおよびＰＣＭ符号の上位ビットを出力
する対数Ａ／Ｄ変換器と、前記対数Ａ／Ｄ変換器の上位
ビット出力を入力してアナログ信号に変換する逆対数Ｄ
／Ａ変換器と、前記アナログ入力をサンプル・ホールド
した信号および前記逆対数Ｄ／Ａ変換器の出力の差分を
とる利得調整回路と、前記利得調整回路の差分出力を密
変換して前記ＰＣＭ符号の下位ビットを出力するリニア
Ａ／Ｄ変換器と、前記対数Ａ／Ｄ変換器から得られた上
位ビットおよび前記リニアＡ／Ｄ変換器から得られた下
位ビットをそれぞれ記憶する上位ビットレジスタおよび
下位ビットレジスタと、前記上位ビットレジスタおよび
前記下位ビットレジスタの各出力を合成して変換出力と
する変換出力レジスタとを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＰＣＭ符号器のブロッ
ク図である。
ク図である。
第１図に示すように、本実施例のＰＣＭ符号器１はアナ
ログ信号入力端子２に接続されたサンプルホールド回路
（Ｓ／Ｈ）３と、入力信号を上位４ビツトに変換する対
数Ａ／Ｄ変換器５と、この対数Ａ／Ｄ変換器５の変換出
力をアナログ信号に変換する逆対数Ｄ／Ａ変換器６と、
Ｓ／Ｈ３の出力と逆対数Ｄ／Ａ変換器６の出力の差分を
とり増幅する利得調整回路４と、利得調整回路４の出力
をリニアな４ビツトのＰＣＭ符号におきかえるリニアＡ
／Ｄ変換器８と、上位および下位の変換結果をそれぞれ
ラッチする上位ビットレジスタ７および下位ビットレジ
スタ９と、ディジタル信号出力端子１１に接続され各レ
ジスタ７．９のＰＣＭ符号をラッチする変換出力レジス
タ１０とを備えている。
ログ信号入力端子２に接続されたサンプルホールド回路
（Ｓ／Ｈ）３と、入力信号を上位４ビツトに変換する対
数Ａ／Ｄ変換器５と、この対数Ａ／Ｄ変換器５の変換出
力をアナログ信号に変換する逆対数Ｄ／Ａ変換器６と、
Ｓ／Ｈ３の出力と逆対数Ｄ／Ａ変換器６の出力の差分を
とり増幅する利得調整回路４と、利得調整回路４の出力
をリニアな４ビツトのＰＣＭ符号におきかえるリニアＡ
／Ｄ変換器８と、上位および下位の変換結果をそれぞれ
ラッチする上位ビットレジスタ７および下位ビットレジ
スタ９と、ディジタル信号出力端子１１に接続され各レ
ジスタ７．９のＰＣＭ符号をラッチする変換出力レジス
タ１０とを備えている。
第２図は第１図における回路のシステムクロックおよび
各部の動作を説明するためのタイミング図である。
各部の動作を説明するためのタイミング図である。
第２図に示すように、第１図に示す回路のシステムタイ
ミングはφｌ〜φ４の４相で動作する。
ミングはφｌ〜φ４の４相で動作する。
まず、φ、＝Ｈにおいて、Ｓ／Ｈ３がサンプリングモー
ドになり、対数Ａ／Ｄ変換器５が変換を開始する。
ドになり、対数Ａ／Ｄ変換器５が変換を開始する。
次に、φ２＝Ｈにおいて、Ｓ／Ｈ３がホールドモードに
なり、対数Ａ／Ｄ変換器５から変換されたディジタルデ
ータが出力されると同時に、逆対数Ｄ／Ａ変換器６がＤ
／Ａ変換を開始する。またこの時、利得調整回路４の出
力を受けたリニアＡ／Ｄ変換器８が変換を開始する。更
に、対数Ａ／Ｄ変換器５の出力である上位ピットは上位
ビットレジスタフにラッチされる。
なり、対数Ａ／Ｄ変換器５から変換されたディジタルデ
ータが出力されると同時に、逆対数Ｄ／Ａ変換器６がＤ
／Ａ変換を開始する。またこの時、利得調整回路４の出
力を受けたリニアＡ／Ｄ変換器８が変換を開始する。更
に、対数Ａ／Ｄ変換器５の出力である上位ピットは上位
ビットレジスタフにラッチされる。
次に、φ、＝Ｈにおいて、リニアＡ／Ｄ変換器８から変
換されたディジタルデータが出力され、変換された下位
コードは下位ビットレジスタ９にラッチされる。
換されたディジタルデータが出力され、変換された下位
コードは下位ビットレジスタ９にラッチされる。
次に、’ｆ’４＝Ｈにおいて、上位ビットレジスタ７の
上位コードと下位ビットレジスタ９の下位コードは合わ
せてＡ２変換結果として変換出力レジスタ１０に出力さ
れる。ｌまたこの時、逆対数Ｄ／Ａ変換器６のリセット
を行う。
上位コードと下位ビットレジスタ９の下位コードは合わ
せてＡ２変換結果として変換出力レジスタ１０に出力さ
れる。ｌまたこの時、逆対数Ｄ／Ａ変換器６のリセット
を行う。
尚、かかるシステムタイミングに示すように、各回路ブ
ロックは使われない休止期間をもつため、これを利用し
て多重動作をさせることも可能である。
ロックは使われない休止期間をもつため、これを利用し
て多重動作をさせることも可能である。
第３図は第１区における対数Ａ／Ｄ変換器の一例を示す
回路図である。
回路図である。
第３図に示すように、この対数Ａ／Ｄ変換器５はフルス
ケール電圧を１６のセグメントに分割するためのセグメ
ント端点電圧を発生させている。
ケール電圧を１６のセグメントに分割するためのセグメ
ント端点電圧を発生させている。
このセグメント端点電圧は、前述した第９図のＰＣＭ変
換特性に示すように、セグメントが上がる毎に２倍の電
圧レンジになるようにＲ〜１２８Ｒで構成した抵抗スト
リング１２．１３の分圧によってつくられ、対数変換特
性を近似している。この１６個のセグメント端点電圧と
、入力信号電圧値とを後段のコンパレータ１４で一斉に
比較し、デコードを行う、この過程で信号の正負を判定
し、上位３ビツト出力１８と、符号信号（ＯＶＲＩ ）
１７と、さらにマルチプレクサ（ＭＰＸ）１５で合成さ
れ、符号信号１７によって選択されたコンパレータ１４
の８ビツトの出力（Ｄｏ〜Ｄ７）１６とがえられる。こ
のＭＰＸ１５の出力１６と符号信号（ＯＶＲＩ）１７と
は逆対数Ｄ／Ａ変換器６へ送出され、また上位３ビツト
出力１８と符号信号（ＯＶＲＩ）１７とは上位ビットレ
ジスタ７へ送出される。
換特性に示すように、セグメントが上がる毎に２倍の電
圧レンジになるようにＲ〜１２８Ｒで構成した抵抗スト
リング１２．１３の分圧によってつくられ、対数変換特
性を近似している。この１６個のセグメント端点電圧と
、入力信号電圧値とを後段のコンパレータ１４で一斉に
比較し、デコードを行う、この過程で信号の正負を判定
し、上位３ビツト出力１８と、符号信号（ＯＶＲＩ ）
１７と、さらにマルチプレクサ（ＭＰＸ）１５で合成さ
れ、符号信号１７によって選択されたコンパレータ１４
の８ビツトの出力（Ｄｏ〜Ｄ７）１６とがえられる。こ
のＭＰＸ１５の出力１６と符号信号（ＯＶＲＩ）１７と
は逆対数Ｄ／Ａ変換器６へ送出され、また上位３ビツト
出力１８と符号信号（ＯＶＲＩ）１７とは上位ビットレ
ジスタ７へ送出される。
第４図は第１図における逆対数Ｄ／Ａ変換器の一例を示
す回路図である。
す回路図である。
第４図に示すように、この逆対数Ｄ／Ａ変換器６はウェ
イトづけされたコンデンサ２Ｃ〜１２８Ｃと対数Ａ／Ｄ
変換器５の８ビツト１６より制御されるスイッチとから
なる容量アレイＤ／Ａ変換部１９と、符号信号（ＯＶＲ
Ｉ）１７により制御されるスイッチ２０．２１とを備え
ている。要するに、この逆対数Ｄ／Ａ変換器６は対数圧
縮された上位ビットをリニアなアナログ信号電圧値にＤ
／Ａ変換し、サンプルホールド回路（Ｓ／Ｈ）３にサン
プルホールドしていた入力電圧から減算するための回路
である。
イトづけされたコンデンサ２Ｃ〜１２８Ｃと対数Ａ／Ｄ
変換器５の８ビツト１６より制御されるスイッチとから
なる容量アレイＤ／Ａ変換部１９と、符号信号（ＯＶＲ
Ｉ）１７により制御されるスイッチ２０．２１とを備え
ている。要するに、この逆対数Ｄ／Ａ変換器６は対数圧
縮された上位ビットをリニアなアナログ信号電圧値にＤ
／Ａ変換し、サンプルホールド回路（Ｓ／Ｈ）３にサン
プルホールドしていた入力電圧から減算するための回路
である。
かかる逆対数Ｄ／Ａ変換器６の回路動作は、まずシステ
ムクロックφ４＝Ｈのリセットモードにおいて、容量ア
レイＤ／Ａ変換部１９を形成する容量のすべてが放電さ
れる。次に、φ、＝Ｈにおいて、Ｓ／Ｈ３のホールド容
量２５６Ｃに信号電圧が充電される。φ２＝Ｈにおいて
は、対数Ａ／Ｄ変換器５のコンパレータ１４がラッチ出
力となり、マルチプレクサＭＰＸ１５によって符号選択
されて８ビツトの符号なしデータが逆対数Ｄ／Ａ変換器
６の入力コードとして出力される。
ムクロックφ４＝Ｈのリセットモードにおいて、容量ア
レイＤ／Ａ変換部１９を形成する容量のすべてが放電さ
れる。次に、φ、＝Ｈにおいて、Ｓ／Ｈ３のホールド容
量２５６Ｃに信号電圧が充電される。φ２＝Ｈにおいて
は、対数Ａ／Ｄ変換器５のコンパレータ１４がラッチ出
力となり、マルチプレクサＭＰＸ１５によって符号選択
されて８ビツトの符号なしデータが逆対数Ｄ／Ａ変換器
６の入力コードとして出力される。
また前述した容量アレイＤ／Ａ変換部１９のアナログス
イッチをデータコードＤｏ〜Ｄ７の反転出力＝Ｈにおい
てオンさせることにより、前記入力コードを逆対数変換
したアナログ電圧値に戻すことができる。ここで、符号
信号０ＶＲ１＝Ｈのとき、すなわち入力信号が正符号で
あれば、スイッチ２０によって−Ｖ ＲＥＰ ／ ２が
選択され、負符号の信号電圧を再生する。逆に、０ＶＲ
１＝Ｌのとき、すなわち入力信号が負符号であれば、ス
イッチ２１によって＋Ｖ ＦＬＥＦ ／ ２が選択され
、正符号の信号電圧を再生する。これら再生された信号
値は利得調整回路４の演算増幅器２３のサミングノード
２２において容量２５６Ｃの値から電荷差分され、同時
に利得調整回路４の容量２５６Ｃにおいて反転保持され
る。
イッチをデータコードＤｏ〜Ｄ７の反転出力＝Ｈにおい
てオンさせることにより、前記入力コードを逆対数変換
したアナログ電圧値に戻すことができる。ここで、符号
信号０ＶＲ１＝Ｈのとき、すなわち入力信号が正符号で
あれば、スイッチ２０によって−Ｖ ＲＥＰ ／ ２が
選択され、負符号の信号電圧を再生する。逆に、０ＶＲ
１＝Ｌのとき、すなわち入力信号が負符号であれば、ス
イッチ２１によって＋Ｖ ＦＬＥＦ ／ ２が選択され
、正符号の信号電圧を再生する。これら再生された信号
値は利得調整回路４の演算増幅器２３のサミングノード
２２において容量２５６Ｃの値から電荷差分され、同時
に利得調整回路４の容量２５６Ｃにおいて反転保持され
る。
第５図は第１図に示す利得調整回路図である。
第５図に示すように、この利得調整回路４は逆対数Ｄ／
Ａ変換器６の容量アレイＤ／Ａ変換部１９で再生したセ
グメント端点電圧のレンジを演算増幅器２３と２Ｃ〜１
２８Ｃの容量とでフルスケールＶＲ１Ｆの電圧レンジま
で増幅し、次段のリニアＡ／Ｄ変換器８の入力と整合を
とるための回路である。セグメント端点電圧の大きさに
あわせて利得を可変する構成になっている。
Ａ変換器６の容量アレイＤ／Ａ変換部１９で再生したセ
グメント端点電圧のレンジを演算増幅器２３と２Ｃ〜１
２８Ｃの容量とでフルスケールＶＲ１Ｆの電圧レンジま
で増幅し、次段のリニアＡ／Ｄ変換器８の入力と整合を
とるための回路である。セグメント端点電圧の大きさに
あわせて利得を可変する構成になっている。
第６図は第１図におけるリニアＡ／Ｄ変換器の一例を示
す回路図である。
す回路図である。
第６図に示すように、かかるリニアＡ／Ｄ変換器８は抵
抗ストリンゲス２４．２５と、コンパレータ２６と、Ｎ
ＯＲやＯＲ回路とを有し、利得調整回路４の出力を入力
して、これをリニア４ビツトの下位コードに変換する回
路である。すなわち、下位ビットレジスタ９へは下位３
ビツト出力２８と符号信号（ＯＶＲ２）２７とが送出さ
れる。これは従来の並列Ａ／Ｄ変換器と同等である。
抗ストリンゲス２４．２５と、コンパレータ２６と、Ｎ
ＯＲやＯＲ回路とを有し、利得調整回路４の出力を入力
して、これをリニア４ビツトの下位コードに変換する回
路である。すなわち、下位ビットレジスタ９へは下位３
ビツト出力２８と符号信号（ＯＶＲ２）２７とが送出さ
れる。これは従来の並列Ａ／Ｄ変換器と同等である。
第７図は第３図と同様の対数Ａ／Ｄ変換器の他の例を示
す回路図である。
す回路図である。
第７図に示すように、この対数Ａ／Ｄ変換器５は、前述
した第３図の回路が荷重抵抗１２．１３の分圧で１６個
のセグメント電圧を発生していたのに対し、Ｒ−２Ｒの
ラダー抵抗列２９．３０を用いて、電流比を荷重に用い
る回路にしたことが異なり、コンパレータ１４やＭＰＸ
１５を用いて同等の出力１６〜１８を得ることができる
。第３図の構成によると、２の等比級数的に荷重抵抗の
比が必要となり、著しく回路面積が大きくなる。
した第３図の回路が荷重抵抗１２．１３の分圧で１６個
のセグメント電圧を発生していたのに対し、Ｒ−２Ｒの
ラダー抵抗列２９．３０を用いて、電流比を荷重に用い
る回路にしたことが異なり、コンパレータ１４やＭＰＸ
１５を用いて同等の出力１６〜１８を得ることができる
。第３図の構成によると、２の等比級数的に荷重抵抗の
比が必要となり、著しく回路面積が大きくなる。
そこでこれを補うためＲ−２Ｒのラダー抵抗列２９．３
０を用いることにより抵抗面積にして約１／４の規模に
縮少することができる。
０を用いることにより抵抗面積にして約１／４の規模に
縮少することができる。
要するに、上述した本実施例によれば、入力信号を対数
Ａ／Ｄ変換器を用いてＰＣＭコードの上位ビットを出力
し、一方下位のビットは上位ビットを逆対数Ｄ／Ａ変換
した電圧と、入力信号のサンプルホールド値との差分を
とり増幅してからリニアＡ／Ｄ変換器で変換することに
より、リニアＰＣＭのディジタル変換処理が不要になり
、高速化されるとともに小規模化される。
Ａ／Ｄ変換器を用いてＰＣＭコードの上位ビットを出力
し、一方下位のビットは上位ビットを逆対数Ｄ／Ａ変換
した電圧と、入力信号のサンプルホールド値との差分を
とり増幅してからリニアＡ／Ｄ変換器で変換することに
より、リニアＰＣＭのディジタル変換処理が不要になり
、高速化されるとともに小規模化される。
以上説明したように、本発明のＰＣＭ符号器は対数圧縮
特性の非線形量子化を行う場合に、入力信号のダイナミ
ックレンジを粗と密の２つにわけ、一方は粗レンジの変
換を対数圧縮特性を持つ並列Ａ／Ｄ変換器を用いて上位
ビットを決定する。他方は変換コードを逆対数伸長特性
を持つＤ／Ａ変換器によってアナログ値に戻し入力値と
の差分をとり、これを密レンジの並列Ａ／Ｄ変換器に適
当な振幅補正を行ってから密レンジの並列Ａ／Ｄ変換器
を用いて下位ビットを決定する。
特性の非線形量子化を行う場合に、入力信号のダイナミ
ックレンジを粗と密の２つにわけ、一方は粗レンジの変
換を対数圧縮特性を持つ並列Ａ／Ｄ変換器を用いて上位
ビットを決定する。他方は変換コードを逆対数伸長特性
を持つＤ／Ａ変換器によってアナログ値に戻し入力値と
の差分をとり、これを密レンジの並列Ａ／Ｄ変換器に適
当な振幅補正を行ってから密レンジの並列Ａ／Ｄ変換器
を用いて下位ビットを決定する。
かかる構成によりリニアーＰＣＭ変換処理の機能を各並
列Ａ／Ｄ変換器に組み込むことができるので、回路規模
を小さくして集積回路化を実現するとともに高速化でき
るという効果がある。
列Ａ／Ｄ変換器に組み込むことができるので、回路規模
を小さくして集積回路化を実現するとともに高速化でき
るという効果がある。
第１図は本発明の一実施例を示すＰＣＭ符号器のブロッ
ク図、第２図は第１図における回路のシステムクロック
および各部の動作を説明するためのタイミング図、第３
図は第１図における対数Ａ／Ｄ変換器の一例を示す回路
図、第４図は第１図における逆対数Ｄ／Ａ変換器の一例
を示す回路図、第５図は第１図に示す利得調整回路図、
第６図は第１図におけるリニアＡ／Ｄ変換器の一例を示
す回路図、第７図は第３図と同様の対数Ａ／Ｄ変換器の
他の例を示す回路図、第８図は従来の一例を示すＰＣＭ
符号器のブロック図、第９図は従来の４ビツトＡ／Ｄ変
換のときのμ−Ｌａｗ則に基ずく変換特性図である。 １・・・・・・ＰＣＭ符号器、２・・・・・・アナログ
入力端子、３・・・・・・サンプル・ホールド回路（Ｓ
／Ｈ）、４・・・・・・利得調整回路、５・・・・・・
対数Ａ／Ｄ変換器、６・・・・・・逆対数Ｄ／Ａ変換器
、７・・・・・・上位ビットレジスタ、８・・・・・・
リニアＡ／Ｄ変換器、９・・・・・・下位ビットレジス
タ、１０・・・・・・変換出力レジスタ、１１・・・・
・・ディジタル出力端子、１２．１３・・・・・・抵抗
ストリング、１４．２６・・・・・・コンパレータ、１
５・・・・・・マルチプレクサ（ＭＰＸ＞、１６・・・
・・・８ビツト出力（ＤＯ〜Ｄ７）、１７．２７・・・
・・・符号出力（ＯＶＲＩ、０ＶＲ２）、１８・・曲・
上位３ビツト出力、１９・・・・・・容量アレイＤ／Ａ
変換部、２０．２１・・・・・・スイッチ、２２・旧・
・サミングノード、２３・・・・・・演算増幅器、２４
．２５・旧・・抵抗ストリンク、２８・・・・・・下位
３ビツト出カ、２９゜３０・・・・・・抵抗ラダー。 代 理 人 弁 理 士 内 原
音用１図 第２図 十ＶＲＩ：ｃ 第５図 第９図
ク図、第２図は第１図における回路のシステムクロック
および各部の動作を説明するためのタイミング図、第３
図は第１図における対数Ａ／Ｄ変換器の一例を示す回路
図、第４図は第１図における逆対数Ｄ／Ａ変換器の一例
を示す回路図、第５図は第１図に示す利得調整回路図、
第６図は第１図におけるリニアＡ／Ｄ変換器の一例を示
す回路図、第７図は第３図と同様の対数Ａ／Ｄ変換器の
他の例を示す回路図、第８図は従来の一例を示すＰＣＭ
符号器のブロック図、第９図は従来の４ビツトＡ／Ｄ変
換のときのμ−Ｌａｗ則に基ずく変換特性図である。 １・・・・・・ＰＣＭ符号器、２・・・・・・アナログ
入力端子、３・・・・・・サンプル・ホールド回路（Ｓ
／Ｈ）、４・・・・・・利得調整回路、５・・・・・・
対数Ａ／Ｄ変換器、６・・・・・・逆対数Ｄ／Ａ変換器
、７・・・・・・上位ビットレジスタ、８・・・・・・
リニアＡ／Ｄ変換器、９・・・・・・下位ビットレジス
タ、１０・・・・・・変換出力レジスタ、１１・・・・
・・ディジタル出力端子、１２．１３・・・・・・抵抗
ストリング、１４．２６・・・・・・コンパレータ、１
５・・・・・・マルチプレクサ（ＭＰＸ＞、１６・・・
・・・８ビツト出力（ＤＯ〜Ｄ７）、１７．２７・・・
・・・符号出力（ＯＶＲＩ、０ＶＲ２）、１８・・曲・
上位３ビツト出力、１９・・・・・・容量アレイＤ／Ａ
変換部、２０．２１・・・・・・スイッチ、２２・旧・
・サミングノード、２３・・・・・・演算増幅器、２４
．２５・旧・・抵抗ストリンク、２８・・・・・・下位
３ビツト出カ、２９゜３０・・・・・・抵抗ラダー。 代 理 人 弁 理 士 内 原
音用１図 第２図 十ＶＲＩ：ｃ 第５図 第９図
Claims (1)
- 【特許請求の範囲】 １、アナログ入力を粗変換して得られる上位ビットおよ
びＰＣＭ符号の上位ビットを出力する対数Ａ／Ｄ変換器
と、前記対数Ａ／Ｄ変換器の上位ビット出力を入力して
アナログ信号に変換する逆対数Ｄ／Ａ変換器と、前記ア
ナログ入力をサンプル・ホールドした信号および前記逆
対数Ｄ／Ａ変換器の出力の差分をとる利得調整回路と、
前記利得調整回路の差分出力を密変換して前記ＰＣＭ符
号の下位ビットを出力するリニアＡ／Ｄ変換器と、前記
対数Ａ／Ｄ変換器から得られた上位ビットおよび前記リ
ニアＡ／Ｄ変換器から得られた下位ビットをそれぞれ記
憶する上位ビットレジスタおよび下位ビットレジスタと
、前記上位ビットレジスタおよび前記下位ビットレジス
タの各出力を合成して変換出力とする変換出力レジスタ
とを有することを特徴とするＰＣＭ符号器。 ２、前記対数Ａ／Ｄ変換器は、基準電圧間を分割する荷
重された抵抗ストリングもしくはＲ−２Ｒ形抵抗ラダー
と、前記複数の抵抗により分割された基準電圧および前
記アナログ入力電圧を比較するコンパレータと、前記コ
ンパレータ出力を信号極性に応じて切替え前記逆対数Ｄ
／Ａ変換器の制御を行なう多重化回路と、前記上位ビッ
トを作成する手段とを含むことを特徴とする請求項１記
載のＰＣＭ符号器。 ３、前記逆対数Ｄ／Ａ変換器は、複数のスイッチおよび
複数の容量素子からなり且つ前記複数のスイッチを前記
対数Ａ／Ｄ変換器の前記多重化回路の出力により制御す
る容量アレイＤ／Ａ変換部を含むことを特徴とする請求
項１記載のＰＣＭ符号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28890890A JPH04162828A (ja) | 1990-10-26 | 1990-10-26 | Ｐｃｍ符号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28890890A JPH04162828A (ja) | 1990-10-26 | 1990-10-26 | Ｐｃｍ符号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162828A true JPH04162828A (ja) | 1992-06-08 |
Family
ID=17736347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28890890A Pending JPH04162828A (ja) | 1990-10-26 | 1990-10-26 | Ｐｃｍ符号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526058A (en) * | 1993-03-29 | 1996-06-11 | Hitachi, Ltd. | Video signal adjusting apparatus, display using the apparatus, and method of adjusting the display |
| JP2010239604A (ja) * | 2009-03-13 | 2010-10-21 | Renesas Electronics Corp | 固体撮像装置 |
-
1990
- 1990-10-26 JP JP28890890A patent/JPH04162828A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526058A (en) * | 1993-03-29 | 1996-06-11 | Hitachi, Ltd. | Video signal adjusting apparatus, display using the apparatus, and method of adjusting the display |
| JP2010239604A (ja) * | 2009-03-13 | 2010-10-21 | Renesas Electronics Corp | 固体撮像装置 |
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