JPS60102024A - アナログ・デイジタル変換方式 - Google Patents
アナログ・デイジタル変換方式Info
- Publication number
- JPS60102024A JPS60102024A JP20948783A JP20948783A JPS60102024A JP S60102024 A JPS60102024 A JP S60102024A JP 20948783 A JP20948783 A JP 20948783A JP 20948783 A JP20948783 A JP 20948783A JP S60102024 A JPS60102024 A JP S60102024A
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- JP
- Japan
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- converter
- reference voltage
- bit
- analog
- bits
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は直並列形のアナログ・ディジタル変換方式の改
良に関する。
良に関する。
周知のように、全並列比較形のアナログ・ディジタル変
換器（Ａ／Ｄ変換器）はＡ／Ｄ変換を高速に行うことが
可能であるが、Ｎビットの分解能のＡ／Ｄ変換器の場合
、電圧比較器は２Ｎ−１個必要とし、ピッ１−数の増加
に伴い電圧比較器の個数が指数関数的に増大するという
欠点を有している。これを解決するため、入力アナログ
信号を上位ビットと下位ビットに分けて変換する所謂直
並列形のＡ ／ Ｄ変換器が提案されている。
換器（Ａ／Ｄ変換器）はＡ／Ｄ変換を高速に行うことが
可能であるが、Ｎビットの分解能のＡ／Ｄ変換器の場合
、電圧比較器は２Ｎ−１個必要とし、ピッ１−数の増加
に伴い電圧比較器の個数が指数関数的に増大するという
欠点を有している。これを解決するため、入力アナログ
信号を上位ビットと下位ビットに分けて変換する所謂直
並列形のＡ ／ Ｄ変換器が提案されている。
第１図は２ ｎ （２ｒ１＝Ｎ）ビットの直並列形Ａ／
Ｄ変換器の従来例である。第１図において、入力アナロ
グ信号Ｖｉｎは入力端子１０よりサンプルホールド回路
１１に入力され、サンプリング保持される。この保持さ
れたアナログ信号は、■１ビットＡ／Ｄ変換器１２によ
り、まず上位Ｔｌビットのディジタル信号へ変換される
。Ａ／Ｄ変換器１２の出力は次にｎビットＤ／Ａ変換器
１３に入力され、上位ｎピッ１−のディジタル（８号に
対応するアナログ電圧が出力される。この出力電圧とサ
ンプルホールド回路１１に保持された入力信号電圧との
差を減算器１４により発生させ、差電圧を「１ビツトＡ
／Ｄ変換器１５に入力し、下位ｒ１ビットのディジタル
信号へ変換する。
Ｄ変換器の従来例である。第１図において、入力アナロ
グ信号Ｖｉｎは入力端子１０よりサンプルホールド回路
１１に入力され、サンプリング保持される。この保持さ
れたアナログ信号は、■１ビットＡ／Ｄ変換器１２によ
り、まず上位Ｔｌビットのディジタル信号へ変換される
。Ａ／Ｄ変換器１２の出力は次にｎビットＤ／Ａ変換器
１３に入力され、上位ｎピッ１−のディジタル（８号に
対応するアナログ電圧が出力される。この出力電圧とサ
ンプルホールド回路１１に保持された入力信号電圧との
差を減算器１４により発生させ、差電圧を「１ビツトＡ
／Ｄ変換器１５に入力し、下位ｒ１ビットのディジタル
信号へ変換する。
この直並列形Ａ／Ｄ変換器では、初めのｎビットＡ／Ｄ
変換器１２の電圧比、岐器は２ｎ−１個。
変換器１２の電圧比、岐器は２ｎ−１個。
次のｎビットＡ／Ｄ変換器１５の電圧比較器も同じ（２
ｎ−１個となり、全並列比較形のＡ／Ｄ変換器で必要と
する２Ｚ０ １個に比べて電圧比較器の数が非常に少な
くてすむ。しかじな−から、第１図の従来の構成では、
Ａ／Ｄ変換の過ｆ１１１で、前の半周期中の］―位１１
ビットＡ／Ｄ変換器１２カ〜動作中の時、下位【１ピッ
ｌ−Ａ ／ Ｄ変換器１５Ｌｉ休止している６また、次
の半周期では逆の状態となる。
ｎ−１個となり、全並列比較形のＡ／Ｄ変換器で必要と
する２Ｚ０ １個に比べて電圧比較器の数が非常に少な
くてすむ。しかじな−から、第１図の従来の構成では、
Ａ／Ｄ変換の過ｆ１１１で、前の半周期中の］―位１１
ビットＡ／Ｄ変換器１２カ〜動作中の時、下位【１ピッ
ｌ−Ａ ／ Ｄ変換器１５Ｌｉ休止している６また、次
の半周期では逆の状態となる。
すなわち、各Δ／１〕変換器が無駄な動作をしてｂ）る
ため、余分なハードウェアを持ち、余分な電力を消費す
るという欠点を有している。
ため、余分なハードウェアを持ち、余分な電力を消費す
るという欠点を有している。
本発明の目的は１−記従来の直並列形Ａ／Ｄ変換器の欠
点を除去し、小形、高速、低消費力のＡ／Ｄ変換器を提
供することにある。
点を除去し、小形、高速、低消費力のＡ／Ｄ変換器を提
供することにある。
本発明は、Ｎ−２ｎビットのＡ／Ｄ変換を９ｊうにあた
り、同一の１１ビツトＡ／Ｄ変換器を２回繰り返し用い
て、に位！【ビットと下位ｎピッ１−のディジタル信号
４得ることを特徴とするものである。
り、同一の１１ビツトＡ／Ｄ変換器を２回繰り返し用い
て、に位！【ビットと下位ｎピッ１−のディジタル信号
４得ることを特徴とするものである。
第２図は本発明の原理構成図であって、２０１１入力端
子、２目よ（）゛ンプルホールド回路、２２番よｎビッ
トＡ ／ ｌ） 変換器、２３はｎビットＤ／Ａ変換器
、２４はアナログ減算器、２５は基準電圧切換スイッチ
、２６は基準電圧発生回路、２７は２０ビツト出力のレ
ジスタである。
子、２目よ（）゛ンプルホールド回路、２２番よｎビッ
トＡ ／ ｌ） 変換器、２３はｎビットＤ／Ａ変換器
、２４はアナログ減算器、２５は基準電圧切換スイッチ
、２６は基準電圧発生回路、２７は２０ビツト出力のレ
ジスタである。
入力端子２０に入力されたアナログ信号Ｖｉｎは、サン
プルホールド回路２１でサンプリング保持された後、減
算器２４ ｈｉ入力されるが、上位！１ビットを判定す
る最初のサイクルにおいてはｎピッ１〜Ｄ／Ａ変換器２
３の出力はＯである。したがって。
プルホールド回路２１でサンプリング保持された後、減
算器２４ ｈｉ入力されるが、上位！１ビットを判定す
る最初のサイクルにおいてはｎピッ１〜Ｄ／Ａ変換器２
３の出力はＯである。したがって。
入力アナログ信号Ｖｉｎがそのまま減算器２４の出力と
なり、それがｎビットＡ／Ｄ変換器２２に入力され、上
位ｎビットのディジタル信号が得られる。このとき、ス
イッチ２５は基準電圧発生回路２６のＶｉ側にあり、ｖ
Ｆｇのフルスケール圧がｎビットＡ／Ｄ変換器２２に加
わっている。
なり、それがｎビットＡ／Ｄ変換器２２に入力され、上
位ｎビットのディジタル信号が得られる。このとき、ス
イッチ２５は基準電圧発生回路２６のＶｉ側にあり、ｖ
Ｆｇのフルスケール圧がｎビットＡ／Ｄ変換器２２に加
わっている。
上位ｎビットのディジタル信号はレジスタ２７の上位ビ
ットに格納されると共にｎビットＤ／Ａ変換器２３に加
えられ、アナログ信号に変換される。
ットに格納されると共にｎビットＤ／Ａ変換器２３に加
えられ、アナログ信号に変換される。
Ｄ／Ａ変換看２３からのアナログ出力は減算器４に入力
され，サンプリング保持された入力アナログ信号Ｖｉｎ
からの減算が行わ九る。こみ減算出力は、再びｎビット
Ａ／Ｄ変換器２２に入力され、下位ｎピッ１−のディジ
タル信号が得られる。このとき、スイッチ２５は基準電
圧回路２６のＶＳ’／２ｎ側に切換つＣおり、ｎビット
Ａ／Ｄ変換器２２の基準電圧はＶｉ ／ ２ ”となっ
ている。ｎビットＡ／Ｄ変換器２２で得られた下位ｎビ
ットのディジタルも１号【、ルジスタ２７の下位ｎビッ
トに格納され，先の１−位「ｌビットと合せて２ｎピッ
Ｉ−のディジタル（ｉ＋号がレジスタ２７から出力され
る。
され，サンプリング保持された入力アナログ信号Ｖｉｎ
からの減算が行わ九る。こみ減算出力は、再びｎビット
Ａ／Ｄ変換器２２に入力され、下位ｎピッ１−のディジ
タル信号が得られる。このとき、スイッチ２５は基準電
圧回路２６のＶＳ’／２ｎ側に切換つＣおり、ｎビット
Ａ／Ｄ変換器２２の基準電圧はＶｉ ／ ２ ”となっ
ている。ｎビットＡ／Ｄ変換器２２で得られた下位ｎビ
ットのディジタルも１号【、ルジスタ２７の下位ｎビッ
トに格納され，先の１−位「ｌビットと合せて２ｎピッ
Ｉ−のディジタル（ｉ＋号がレジスタ２７から出力され
る。
以上の通りに、第２図においては．ｎビットＡ／Ｄ変換
器は１個で済み、しかも、第１図の構成と同等の変換速
度が得られる。
器は１個で済み、しかも、第１図の構成と同等の変換速
度が得られる。
第３図は２０＝８ビツトの場合の具体的構成例であって
，第２図のサンプルホールド回路２１、Ｄ／Ａ変換器２
：３，減算器２４と等価な機能を重み付容量とスイッチ
のみにより実現して，回路を簡単化し、高精度化，低電
力化、小形化を図った例テある。第３図において，３０
は入力端子、ＳＷｌはサンプリング用スイッチ、ＳＷ２
は容量列Ｃ〜４Ｃに加える基準電圧±ｖＲを切換えるス
イッチ、ＳＷ３〜ＳＷ５は容量列の一端をアースか基準
電圧へ切換えるスイッチ、Ｃは単位容量、２Ｃは単位容
量の２倍の容量、ｑＣは４倍の容量である。３１は１５
個の電圧比較器よりなるブロック、３２は１５個の電圧
比較器出力を４ビット・コードに変換するエンコーダ、
３３は８ビツトレジスタ＋ ｒ ｌ−ｒｌｇは値が等し
い１６個の抵抗列。
，第２図のサンプルホールド回路２１、Ｄ／Ａ変換器２
：３，減算器２４と等価な機能を重み付容量とスイッチ
のみにより実現して，回路を簡単化し、高精度化，低電
力化、小形化を図った例テある。第３図において，３０
は入力端子、ＳＷｌはサンプリング用スイッチ、ＳＷ２
は容量列Ｃ〜４Ｃに加える基準電圧±ｖＲを切換えるス
イッチ、ＳＷ３〜ＳＷ５は容量列の一端をアースか基準
電圧へ切換えるスイッチ、Ｃは単位容量、２Ｃは単位容
量の２倍の容量、ｑＣは４倍の容量である。３１は１５
個の電圧比較器よりなるブロック、３２は１５個の電圧
比較器出力を４ビット・コードに変換するエンコーダ、
３３は８ビツトレジスタ＋ ｒ ｌ−ｒｌｇは値が等し
い１６個の抵抗列。
Ｒは単位抵抗、７Ｒは単位抵抗の７倍の抵抗である。３
４と３５は利得１のバッファアンプ、ＳＷ６は抵抗列ｒ
１〜ｒ ｔｏのｒ、側の電圧をアース電圧とするか、負
の基準電圧−ｖＲとするか、バッファアンプ３５の出力
の−Ｖ□／８とするかを切換えるスイッチ、ＳＷｌは抵
抗列ｒＩ−ｒｌＧのｒ Ｉｌｌ側の電圧゛をアース電圧
とするか、正の基準電圧ｖＲとするか、バッファアンプ
３４の出力のＶＲ／８とするかを切換えるスイッチであ
る。
４と３５は利得１のバッファアンプ、ＳＷ６は抵抗列ｒ
１〜ｒ ｔｏのｒ、側の電圧をアース電圧とするか、負
の基準電圧−ｖＲとするか、バッファアンプ３５の出力
の−Ｖ□／８とするかを切換えるスイッチ、ＳＷｌは抵
抗列ｒＩ−ｒｌＧのｒ Ｉｌｌ側の電圧゛をアース電圧
とするか、正の基準電圧ｖＲとするか、バッファアンプ
３４の出力のＶＲ／８とするかを切換えるスイッチであ
る。
はじめに、ＳＷｌがオン状態となり、ＳＷ３〜ＳＷ５が
アースに切換り、入力端子３０に加えられるアナログ信
号Ｖｉｎのサンプリングが行われる。
アースに切換り、入力端子３０に加えられるアナログ信
号Ｖｉｎのサンプリングが行われる。
次にスイッチＳＷＩのみがオフ状態とな、す、容量列Ｃ
〜４Ｃにアナログ値ｖｈが保持される。次に上位ビット
の変換を行うため、ＳＷ６は−ｖＩｌ側に、ＳＷｌはＶ
ｒｌ側に切換り、フルスケール２ｖＦＩの基準電圧が
抵抗列ｒ１〜ｒ １８により１６分割され、１５個の電
圧比較器群３１に上位４ビツト用の参照電圧として加え
られる。一方、容量列Ｃ〜４Ｃに保持されたアナログ電
圧Ｖｂも電圧比較器群３１に人力され、参照電圧２Ｖ、
と比較される。１５個の電圧比較器群３１での比較結果
はエンコーダ３２へ加えられて上位４ビツト・コードへ
変換される。この上位４ビツト・コード出力はレジスタ
３３の上位ビットへ保持されるとともに、最上位ピッｌ
−（ＭＳＢ）側より順にスイッチＳＷ２〜Ｓ Ｗ ５を
制御する。即ち、保持アナログ電圧Ｖ ｈの極性が正の
とき（ＭＳＢが１のとき）は、ＳＷ２が−Ｖ １１側に
切換り、残り３ビツトによるＳＷ３〜Ｓ Ｗ ５の制御
下で容量列Ｃ〜４ＣにおいてＶｈ−Ｖｏ ／ ８ ・ｍ
（ｍ＝０ 、１ 、−、７）の減算が行われ、電圧比
較器群３１には０〜ｖＲ／８の間の電圧が加わる。この
ときＳＷｌはバッファアンプ３４の出力に切換り、ＳＷ
６はアースに切換る。一方、保持アナログ電圧Ｖ ｈの
極性が負ノドき（ＭＳＢが０のとき）は、６Ｗ２がＶ
ＩＩ側に切換り、ＳＷ３〜ＳＷ５の制御下で容量列Ｃ〜
４ＣにおいてＶｈ＋ＶＲ／ ｓ ・ｍ （ｍ ＝ ｏ
ｒ ｉｐ・・・、７）の加算が行われ、電圧比較器群３
１には０〜−Ｖ ｎ ／ ８の間の電圧が加わる。この
ときＳＷｌはアースに切換り、ＳＷ６はバッファアンプ
３５の出力に切換る。抵抗例ｒ、〜ｒ、６に加えられた
Ｖｎ／ｓまたは−ｖＲ／８の電圧は、抵抗列ｒ、〜ｒ６
により１６分割され、下位４ビツト用参照電圧として電
圧比較器群３１に入力される。
〜４Ｃにアナログ値ｖｈが保持される。次に上位ビット
の変換を行うため、ＳＷ６は−ｖＩｌ側に、ＳＷｌはＶ
ｒｌ側に切換り、フルスケール２ｖＦＩの基準電圧が
抵抗列ｒ１〜ｒ １８により１６分割され、１５個の電
圧比較器群３１に上位４ビツト用の参照電圧として加え
られる。一方、容量列Ｃ〜４Ｃに保持されたアナログ電
圧Ｖｂも電圧比較器群３１に人力され、参照電圧２Ｖ、
と比較される。１５個の電圧比較器群３１での比較結果
はエンコーダ３２へ加えられて上位４ビツト・コードへ
変換される。この上位４ビツト・コード出力はレジスタ
３３の上位ビットへ保持されるとともに、最上位ピッｌ
−（ＭＳＢ）側より順にスイッチＳＷ２〜Ｓ Ｗ ５を
制御する。即ち、保持アナログ電圧Ｖ ｈの極性が正の
とき（ＭＳＢが１のとき）は、ＳＷ２が−Ｖ １１側に
切換り、残り３ビツトによるＳＷ３〜Ｓ Ｗ ５の制御
下で容量列Ｃ〜４ＣにおいてＶｈ−Ｖｏ ／ ８ ・ｍ
（ｍ＝０ 、１ 、−、７）の減算が行われ、電圧比
較器群３１には０〜ｖＲ／８の間の電圧が加わる。この
ときＳＷｌはバッファアンプ３４の出力に切換り、ＳＷ
６はアースに切換る。一方、保持アナログ電圧Ｖ ｈの
極性が負ノドき（ＭＳＢが０のとき）は、６Ｗ２がＶ
ＩＩ側に切換り、ＳＷ３〜ＳＷ５の制御下で容量列Ｃ〜
４ＣにおいてＶｈ＋ＶＲ／ ｓ ・ｍ （ｍ ＝ ｏ
ｒ ｉｐ・・・、７）の加算が行われ、電圧比較器群３
１には０〜−Ｖ ｎ ／ ８の間の電圧が加わる。この
ときＳＷｌはアースに切換り、ＳＷ６はバッファアンプ
３５の出力に切換る。抵抗例ｒ、〜ｒ、６に加えられた
Ｖｎ／ｓまたは−ｖＲ／８の電圧は、抵抗列ｒ、〜ｒ６
により１６分割され、下位４ビツト用参照電圧として電
圧比較器群３１に入力される。
この参照電圧とアナログ電圧Ｖｈ＋Ｖ、／８・ｍを１５
個の電圧比較３１で比較し、比較結果をエンコーダ３２
により下位４ビツト・コード／＼変換する。下位４ビツ
ト・コード出力はレジスタ３３の下位ビットに入力され
、先に保持されていた上位４ビツトとともに最終的な８
ビツト・コードを形成する。
個の電圧比較３１で比較し、比較結果をエンコーダ３２
により下位４ビツト・コード／＼変換する。下位４ビツ
ト・コード出力はレジスタ３３の下位ビットに入力され
、先に保持されていた上位４ビツトとともに最終的な８
ビツト・コードを形成する。
第４図は２ｎ＝８ビツトの場合の他の構成例であって、
第３図と異なる点は抵抗列ｒ□〜ｒ４のかわりに値の等
しい１６個の容量列を用い、さらに該容量列の名容凧の
接続ノードをアース電圧にするためのス〜イッチ５Ｌ−
３１５を設け、バッファアンプ３／１，３５を不要とし
たことである。
第３図と異なる点は抵抗列ｒ□〜ｒ４のかわりに値の等
しい１６個の容量列を用い、さらに該容量列の名容凧の
接続ノードをアース電圧にするためのス〜イッチ５Ｌ−
３１５を設け、バッファアンプ３／１，３５を不要とし
たことである。
Ａ ／ ｌ）変換を始める前に、８１〜Ｓ１５．ＳＷ６
、ＳＷｌのスーｆツチをアース電圧側に切換え、容量列
Ｃ０〜Ｃ１゜の各接続ノードの余分な電荷を放電する。
、ＳＷｌのスーｆツチをアース電圧側に切換え、容量列
Ｃ０〜Ｃ１゜の各接続ノードの余分な電荷を放電する。
次にＳ□〜Ｓ６をオフ状態、ＳＷ６を−ｖ１側、ＳＷ７
をｖ□側としてフルスケール２ｖｎの基準電圧髪直列接
続された容量列０１〜Ｃゆに加えて２■□を１６等分し
、上位４ビツト変換用の参照電圧を発生する。下位４ビ
ツトを変換する際には、保持アナログ電圧ｖｈが正のと
きはＳＷｌをＶ、、／８側へＳＷ６をアース電圧へ切換
る。一方、保持アナログ電圧ｖｈが負のときはＳＷｌを
アース電圧へ、ＳＷ６を−Ｖ ｎ ／ ８側へ切換える
―これにより、容量列Ｃｌ −ＣＩ６の両端には、Ｖ
ｎ ／ ＪＳ又は−ｖＲ／８の電圧が加わり、Ｃ４〜Ｃ
１ｏによって１６分割された下位４ビツト用参照電圧が
↑！）られる。その他の回路動作は第３図の場合と同じ
である。
をｖ□側としてフルスケール２ｖｎの基準電圧髪直列接
続された容量列０１〜Ｃゆに加えて２■□を１６等分し
、上位４ビツト変換用の参照電圧を発生する。下位４ビ
ツトを変換する際には、保持アナログ電圧ｖｈが正のと
きはＳＷｌをＶ、、／８側へＳＷ６をアース電圧へ切換
る。一方、保持アナログ電圧ｖｈが負のときはＳＷｌを
アース電圧へ、ＳＷ６を−Ｖ ｎ ／ ８側へ切換える
―これにより、容量列Ｃｌ −ＣＩ６の両端には、Ｖ
ｎ ／ ＪＳ又は−ｖＲ／８の電圧が加わり、Ｃ４〜Ｃ
１ｏによって１６分割された下位４ビツト用参照電圧が
↑！）られる。その他の回路動作は第３図の場合と同じ
である。
以上説明したように、本発明によれば、Ｎ＝２ｎ（ｎ＞
１）ビットの場合、ｎビットＡ／ｌ）変換器１個を１変
換当り２回用いているため、従来の直並列形と同程度の
変換速度で低電化、小形化が図れる利点がある。さらに
、２進重み容に列とスイッチを用いれば、これらでサン
プルボールド回路、Ｄ／Ａ変換器、減算器の機能を実現
できるため、回路が簡単化され高精度化に適するという
利点がある。
１）ビットの場合、ｎビットＡ／ｌ）変換器１個を１変
換当り２回用いているため、従来の直並列形と同程度の
変換速度で低電化、小形化が図れる利点がある。さらに
、２進重み容に列とスイッチを用いれば、これらでサン
プルボールド回路、Ｄ／Ａ変換器、減算器の機能を実現
できるため、回路が簡単化され高精度化に適するという
利点がある。
第１図は従来の直並列形Ａ／Ｄ変換器のブロック図、第
２図は本発明方式の原理構成ブロック図、第３図及び第
４図は本発明の一実施例を示す構成図である。 ２０・・・入力端子、２１・・・サンプルホールド回路
、２２・・・ｎビットＡ／Ｄ変換器、２３・・・ｎビッ
トＤ／Ａ変換器、２４・・・アナログ減算器、 ２５・
・・スイッチ、 ２６・・・基準電圧発生回路、２７・
・・レジスタ。 代理人りｒ埋土 鈴 木 誠 第１図 １ 第２図 第３図 −Ｖ。
２図は本発明方式の原理構成ブロック図、第３図及び第
４図は本発明の一実施例を示す構成図である。 ２０・・・入力端子、２１・・・サンプルホールド回路
、２２・・・ｎビットＡ／Ｄ変換器、２３・・・ｎビッ
トＤ／Ａ変換器、２４・・・アナログ減算器、 ２５・
・・スイッチ、 ２６・・・基準電圧発生回路、２７・
・・レジスタ。 代理人りｒ埋土 鈴 木 誠 第１図 １ 第２図 第３図 −Ｖ。
Claims (2)
- （１）アナログ信号を上位ｎビットと下位ｎビットに分
けてディジタル信号に変換するアナログ・ディジタル変
換方式において、入力アナログ信号をサンプリング保持
し、該サンプリング保持された入力アナログ信号と上位
ｎビット用基準電圧をｎビットアナログ・ディジタル変
換器（以下、Ａ／Ｄ変換器という）に与えて上位ｎビッ
トのディジタル信号を出力すると共に、該ディジタル信
号をアナログ信号に変換して前記サンプリング保持され
た入力アナログ信号との差をとり、該差信号と下位ｎビ
ット用基準電圧を前記Ａ／Ｄ変換器に再び与えて下位ｎ
ビットのディジタル信号を出方することを特徴とするア
ナログ・ディジタル変換方式。 - （２）前記入力アナログ信号をサンプリング保持する機
能とディジタル信号をアナログ信号に変換する機能と該
アナログ信号とサンプリング保持された入力アナログ信
号との差をとる機能を、２進の重み付けを行−）だ１１
個の容量とスイッチにより実現することを↑３ｖ徴とす
る特許請求の範囲第１項記載のアナログ・ディジタル変
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20948783A JPS60102024A (ja) | 1983-11-08 | 1983-11-08 | アナログ・デイジタル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20948783A JPS60102024A (ja) | 1983-11-08 | 1983-11-08 | アナログ・デイジタル変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60102024A true JPS60102024A (ja) | 1985-06-06 |
Family
ID=16573635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20948783A Pending JPS60102024A (ja) | 1983-11-08 | 1983-11-08 | アナログ・デイジタル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102024A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243623A (ja) * | 1988-03-24 | 1989-09-28 | Matsushita Electric Ind Co Ltd | 信号レベル変換器 |
| JPH0226417A (ja) * | 1988-07-15 | 1990-01-29 | Sanyo Electric Co Ltd | Ａ／ｄ変換回路 |
| JPH0250618A (ja) * | 1988-08-12 | 1990-02-20 | Sanyo Electric Co Ltd | Ａ／ｄ変換回路 |
| KR100571781B1 (ko) * | 2002-08-13 | 2006-04-18 | 삼성전자주식회사 | 디지털 비디오 시스템의 ａ／ｄ 변환장치 및 방법 |
| WO2018185593A1 (ja) * | 2017-04-04 | 2018-10-11 | 株式会社半導体エネルギー研究所 | Ａｄコンバータおよび半導体装置 |
-
1983
- 1983-11-08 JP JP20948783A patent/JPS60102024A/ja active Pending
Cited By (5)
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