JPH04164334A - バイポーラトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 一導電型の半導体基板の上面及び半導体基板上に積層さ
れたエピタキシャル半導体層の下面に設けられた反対導
電型の高濃度の埋め込み層と、埋め込み層の一部を露出
してエピタキシャル半導体層に設けられた第１及び第２
のトレンチを埋め込んだ導電膜と、埋め込み導電膜及び
埋め込み層に接し、第２のトレンチの側面及び底面に設
けられた反対導電型の高濃度のコレクタコンタクト領域
と、コレクタコンタクト領域及び埋め込み層に接してエ
ピタキシャル半導体層に設けられた反対導電型の低濃度
のコレクタ領域とからなるコレクタ、コレクタの第１及
び第２のトレンチに相対してエピタキシャル半導体層に
設けられた第１及び第２のトレンチを埋め込んだ導電膜
と、第２のトレンチの側面及び底面に設けられた反対導
電型の高濃度のエミッタ領域とからなるエミッタ、エミ
ッタ領域に接し、エミッタ領域の周囲に設けられた一導
電型の低濃度のベース領域と、相対するコレクタ及びエ
ミッタの第１のトレンチ間のエピタキシャル半導体層に
設けられ、一部がベース領域に接する低抵抗のベースコ
ンタクト領域からなるベースを有するバイポーラトラン
ジスタが形成されているため、同時にラテラル及びパー
ティカル動作が可能なバイポーラトランジスタを形成で
きるので、コレクタ電流を大きく取れ、電流増幅率を増
大できることによる高性能化及び大電力化を達成できる
ことによる高機能化を、埋め込み導電膜によりエミッタ
、ベース及びコレクタの抵抗を低減化できることによる
高速化を、エミ・ツタ、ベース及びコレクタの全ての領
域をセルファラインに微細に形成できることによる高集
積化を可能としたバイポーラトランジスタ。

Ｕ産業上の利用分野］ 本発明はバイポーラ型半導体装置に係り、特にラテラル
及びパーティカルの同時動作を可能とした高集積なバイ
ポーラトランジスタに関する。

従来、バイポーラトランジスタに関しては、電流増幅率
を稼ぐために、シリコン半導体基板に高濃度不純物から
なる低抵抗の埋め込み層を設けて後、シリコンエピタキ
シャル層を積層した半導体基板にエミッタ、ベース及び
コレクタをそれぞれ独立に形成したプレーナ型のパーテ
ィカル構造のバイポーラトランジスタを形成していた。

しかし、パーティカル方向の微細化が製造プロセス的に
難しいため、パーティカル方向の動作だけでは電流増幅
率の増大には限界があったこと、エミッタ、ベース及び
コレクタを不純物拡散層のみで形成していたなめそれら
の抵抗の低減化が難しがったこと、エミッタ、ベース及
びコレクタをセルファライン形成できなかったため高集
積化が難しがったこと゛等の問題があり、今後の超ＬＳ
Ｉ化への妨げになるという問題が顔著になってきている
。そこで他の緒特性を低下させることなく、さらに高い
電流増幅率が得られる高集積なバイポーラトランジスタ
を形成ぞきる手段が要望されている。

「従来の技術］ 第５図は従来のバイポーラトランジスタの模式側断面図
で、５１はｐ−型シリコン基板、５２はｎ十型埋め込み
層、５３はシリコンエピタキシャル層、５４はｎ−型コ
レクタ領域、５５はｐ型素子分離領域、５６はｎ十型第
１のコレクタコンタクト領域、５７はｎ十型第２のコレ
クタコンタクト領域、５８はｐ型ベース領域、５９はｐ
十型ベースコンタクト領域、６０はｎ十型エミッタ領域
、６１は下地の酸化膜、６２はエミッタ形成用多結晶シ
リコン膜、６３は不純物ブロック用酸化膜、６４は燐珪
酸ガラス（ＰＳＧ）膜、６５はＡＩ配線を示している９ 同図においては、ｐ−型シリコン基板５１にｎ十型埋め
込み層５２が形成され、ｐ−型シリコン基板５１上にシ
リコンエピタキシャル層５３が形成されている。ｎ十型
埋め込み層５２上にはｎ十型埋め込み層５２に接してシ
リコンエピタキシャル層５３にｎ−型コレクタ領域５４
及びｎ十型第１のコレクタコンタクト領域５６が設けら
れ、ｎ十型第１のコレクタコンタクト領域５６の表面部
にはｎ十型第２のコレクタコンタクト領域５７が設けら
れ、ｎ−型コレクタ領域５４上にはｎ−型コレクタ領域
５４に接してｐ型ベース領域５８が設けられ、ｐ型ベー
ス領域５８の表面部には離間してｎ十型エミッタ領域６
０及びｐ十型ベースコンタクト領域５９か設けられたパ
ーティカル構造のバイポーラトランジスタか形成されて
いる。バイポーラトランジスタの分離はｐ型素子分離領
域５５によるいわゆる接合分離によりなされている。ｎ
十型埋め込み層５２はシリコンエピタキシャル層５３に
もはいあかっており、この製造プロセスのバラツキによ
る影響か大きいｎ＋型埋め込み層５２のはいあかりのた
め、パーティカル方向の微細化が難しいので、パーティ
カル方向の動作だけでは電流増幅率の増大には限界があ
った９又、エミッタ、ベース及びコレクタを不純物拡散
層のみで形成していたため、それらの抵抗の低減化が難
しく、より高速化が達成できなかった。さらにエミッタ
、ベース及びコレクタかそれぞれ独立に設けられ、セル
ファラインには形成されていないので高集積化か難しい
という問題もあった。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、高濃度の埋め込み層のはいあかりのため、パー
ティカル方向の微細化か難しいので、パーティカル方向
の動作たけでは電流増幅率の増大には限界があったこと
、エミッタ、ベース及びコレクタを不純物拡散層のみで
形成していたため、それらの抵抗の低減化が難しく、よ
り高速化か達成できなかったこと、エミッタ、ベース及
びコレクタをセルファライン形成できなかったので高集
積化には難があったことである。

［問題点を解決するための手段］ 上記問題点は、一導電型の半導体基板と、前記半導体基
板上に設けられたエピタキシャル半導体層と、前記半導
体基板の上面及び前記エピタキシャル半導体層の下面に
設けられた高濃度不純物からなる反対導電型の埋め込み
層と、前記エピタキシャル半導体層に互いに離間して設
けられたコレクタ及びエミッタの第１のトレンチと、前
記第１のトレンチの側壁に設けられた絶縁膜と、前記第
１のトレンチの内側に、前記側壁絶縁膜の端部に一致し
て前記エピタキシャル半導体層に設けられたエミッタの
浅い第２のトレンチと、前記第１のトレンチの内側に、
前記側壁絶縁膜の端部に一致し、且つ前記埋め込み層の
一部を露出して前記エピタキシャル半導体層あるいは前
記エピタキシャル半導体層から前記半導体基板に延在し
て設けられたコレクタの深い第２のトレンチと、前記コ
レクタ及びエミッタの第１及び第２のトレンチに埋め込
まれた導電膜と、前記コレクタの埋め込み導電膜及び前
記埋め込み層に接し、前記コレクタの第２のトレンチの
側面及び底面の前記エピタキシャル半導体層あるいは前
記エピタキシャル半導体層から前記半導体基板に延在し
て設けられた高濃度不純物からなる反対導電型のコレク
タコンタクト領域と、前記コレクタコンタクト領域及び
前記埋め込み層に接し、前記エピタキシャル半導体層に
設けられた低濃度不純物からなる反対導電型のコレクタ
領域と、前記エミッタの埋め込み導電膜に接し、前記エ
ミッタの第２のトレンチの側面及び底面の前記エピタキ
シャル半導体層に設けられた高濃度不純物からなる反対
導電型のエミッタ領域と、前記エミッタ領域に接し、前
記エミッタ領域を囲んで前記エミッタの第２のトレンチ
の側面、底面及び第１のトレンチの側面に延在し、且つ
前記コレクタ領域に接して前記エピタキシャル半導体層
に設けられた一導電型のベース領域と、前記ベース領域
に一部を接し、前記コレクタ及びエミッタの第１のトレ
ンチ間に、前記コレクタ領域に接して前記エピタキシャ
ル半導体層に設けられた低抵抗のベースコンタクト領域
とを備えてなる本発明のバイポーラトランジスタによっ
て解決される。

［作　用］ 即ち本発明のバイポーラトランジスタにおいては、一導
電型の半導体基板の上面及び半導体基板上に積層された
エピタキシャル半導体層の下面に設けられた反対導電型
の高濃度の埋め込み層と、埋め込み層の一部を露出して
エピタキシャル半導体層に設けられた第１及び第２のト
レンチを埋め込んだ導電膜と、埋め込み導電膜及び埋め
込み層に接し、第２のトレンチの側面及び底面に設けら
れた反対導電型の高濃度のコレクタコンタクト領域と、
コレクタコンタクト領域及び埋め込み層に接してエピタ
キシャル半導体層に設けられた反対導電型の低濃度のコ
レクタ領域とからなるコレクタ、コレクタの第１及び゛
第２のトレンチに相対してエピタキシャル半導体層に設
けられた第１及び第２のトレンチを埋め込んだ導電膜と
、第２のトレンチの側面及び底面に設けられた反対導電
型の高濃度のエミッタ領域とからなるエミッタ、エミッ
タ領域に接し、エミッタ領域の周囲に設けられた一導電
型の低濃度のベース領域と、相対するコレクタ及びエミ
ッタの第１のトレンチ間のエピタキシャル半導体層に設
けられ、一部がベース領域に接する低抵抗のベースコン
タクト領域からなるベースを有するバイポーラトランジ
スタが形成されている。したがって、一つのバイポーラ
トランジスタにおいて、エミッタ及びベースを共通とし
、ベース領域の底面にｎ−型コレクタ領域及びｎ＋型埋
め込み層からなるコレクタと、ベース領域の側面にｎ−
型コレクタ領域、ｎ十型コレクタコンタクト領域及び埋
め込み導電膜からなるコレクタとを有するバイポーラト
ランジスタが形成できるため、同時にラテラル及びパー
ティカル動作が可能なバイポーラトランジスタを形成で
きるので、コレクタ電流を大きく取れ、電流増幅率を増
大できることによる高性能化及び大電力化を達成できる
ことによる高機能化を、エピタキシャル半導体層に形成
したトレンチを埋め込んだ導電膜によりエミッタ、ベー
ス及びコレクタの一部を形成できるなめ、それぞれの抵
抗を低減化できることによる高速化を、エミッタ、ベー
ス及びコレクタの全ての領域をセルファラインに微細に
形成できることによる高集積化を可能にすることができ
る。

即ち、極めて高性能、高機能、高速且つ高集積な半導体
集積回路の形成を可能としたバイポーラトランジスタを
得ることができる。

［実施例］ 以下本発明を、図示実施例により具体的に説明する。

第１図は本発明のバイポーラトランジスタにおける第１
の実施例の模式側断面図、第２図は本発明のバイポーラ
トランジスタにおける第２の実施例の模式側断面図、第
３図は本発明のバイポーラトランジスタにおける第３の
実施例の模式側断面図、第４図（ａ）〜（ｅ）は本発明
のバイポーラトランジスタにおける製造方法の一実施例
の工程断面図である。

全図を通じ同一対象物は同一番号及び同一記号で示す。

第１図はｐ−型シリコン基板を用いた際の本発、濃度１
０　　Ｃ−程度のｐ型ベース領域、６は幅ｑ２１０”ｃ
ｍ−’程度のｐ十型ベースコンタクト領域、９は深さ６
Ｐ−程度の素子分離用トレンチ、１０は素子分離用トし
ンチ埋め込み酸化膜、１１ａは深さ０．５Ｐｉ程度のエ
ミッタの第１のトレンチ、１１ｂは深さ０，５Ｉ−程度
のコレクタの第１のトレンチ、１２ａは深さ１．５Ｐ−
程度のエミッタの第２のトレンチ、１２ｂは深さ４．５
ハ謙程度のコレクタの第２のトレンチ、１３は幅０．３
Ｐ−程度の側壁酸化膜（エミッタ／ベースコンタクト領
域分離用）　、１４．ａはエミッタ用埋め込み導電膜（
タングステンシリサイド膜）、１４ｂはラテラルトラン
ジスタのコレクタ用埋め込み導電膜（タングステンシリ
サイド膜）、１５は３５１程度の不純物ブロック用酸化
膜、１６は０．６Ｐｍ程度の燐珪酸ガラス（ＰＳＧ）膜
、１７は１７ＡＩ程度のＡＩ配線を示している。

同図においては、ｐ−型シリコン基板１の上面及びｐ−
型シリコン基板１上に積層されたｎ−型シリコンエピタ
キシャル層３の下面に設けられたｎ十型埋め込み層２と
、ｎ十型埋め込み層２の一部を露出してｎ−型シリコン
エピタキシャル層３に設けられた第１及び第２のトレン
チ（１１ｂ、１２ｂ）を埋め込んだ導電膜１４ｂと、埋
め込み導電膜１４ｂ及びｎ十型埋め込み層２に接し、第
２のトレンチ１２ｂの側面及び底面に設けられたｎ十型
コレクタコンタクト領域７と、ｎ十型コレクタコンタク
ト領域７及びｎ十型埋め込み層２に接してｎ−型シリコ
ンエピタキシャル層３に設けられたｎ−型コレクタ領域
４とからなるコレクタ、コレクタの第１及び第２のトレ
ンチ（ｌｌｂ　＝　１２ｂ　）に相対してｎ−型シリコ
ンエピタキシャル層３に設けられた第１及び第２のトレ
ンチ（ｌｌａ　、１２ａ　）を埋め込んだ導電膜１４ａ
と、第２のトレンチ１２ａの側面及び底面に設けられた
ｎ十型エミッタ領域６とからなるエミッタ、ｎ十型エミ
ッタ領域６に接し、ｎ十型エミッタ領域６の周囲に設け
られたｐ型ベース領域５と、相対するコレクタ及びエミ
ッタの第１のトレンチ（１１ａ　、Ｉｌｂ　）間のｎ−
型シリコンエピタキシャル層３に設けられ、一部がｐ型
ベース領域５に接する低抵抗のベースコンタクト領域８
からなるベースを有するバイポーラトランジスタが形成
されている。したがって、一つのバイポーラトランジス
タにおいて、エミッタ及びベースを共通とし、ｐ型ベー
ス領域５の底面にｎ　−型コレクタ領域４及びｎ十型埋
め込み層２からなるコレクタと、ｐ型ベース領域５の側
面にｎ−型コレクタ領域４、ｎ十型コレクタコンタクト
領域７及び埋め込み導電膜１４ｂからなるコレクタを有
するバイポーラトランジスタを形成できるため、同時に
ラテラル及びパーティカル動作が可能なバイポーラトラ
ンジスタを形成できるので、コレクタ電流を大きく取れ
、電流増幅率を増大できることによる高性能化及び大電
力化を達成できることによる高機能化を、ｎ−型シリコ
ンエピタキシャル層３に形成したトレンチ（１１ａ、１
１ｂ、１２ａ、１２ｂ）を埋め込んだ導電膜（１４ａ　
、１４ｂ　）　ニヨ’）エミッタ及びコレクタの一部を
形成できるため、それぞれの抵抗を低減化できることに
よる高速化を、エミッタ、ベース及びコレクタの全ての
領域をセルファラインに微細に形成できることによる高
集積化を可能にすることができる。

第２図は本発明のバイポーラトランジスタにおける第２
の実施例の模式側断面図で、１〜７．９〜１７は第１図
と同じ物を、１８は金属又は金属シリサイド膜からなる
ベースコンタクト領域、１９はベースコンタクト領域用
トレンチを示している。

同図においては、ベースコンタクト領域がｐ＋型不純物
拡散領域８ではなく、ｎ−型シリコンエピタキシャル層
３に形成したトレンチ１９を埋め込んだ金属又は金属シ
リサイド膜１６がらなっている以外は第１図と同じ構造
に形成されている。ここでは低濃度のｎ−型コレクタ領
域４とはショットキーバリアを形成し、低濃度のｐ型ベ
ース領域５とはショットキーバリアを形成せず、オーミ
ックな接続を形成する金属又は金属シリサイド膜１６（
例えばチタンシリサイド膜）を使用している０本実施例
においては、第１の実施例の効果に加え、ベース抵抗を
低減化できるなめ、最大発振周波数を増大することが可
能となる。

第３図は本発明のバイポーラトランジスタにおける第３
の実施例め模式側断面図で、本発明を５ＯＩ（Ｓｉｌｉ
ｃｏｎ　　Ｏｎ　　Ｉｎ５ｕｌａｔ−ｏｒ）構造に適用
した場合で、■、２．４〜１７は第１図と同じ物を、２
０はｎ−型ＳＯＩ基板、２１はパーティカルトランジス
タのコレクタ用埋め込み導電膜、２２は絶縁膜（ｐ−型
シリコン基板とｎ−型ＳＯＩ基板分離絶縁膜）を示して
いる。

同図においては、半導体基板としてｐ−型シリコン基板
１上に絶縁膜２２を介して形成されたｎ−型ＳＯＩ基板
２０を使用し、ｎ−型ＳＯＩ基板２０の下面にｎ十型埋
め込み層２が設けられ、ｎ十型埋め込み層２に接して、
ｎ十型埋め込み層２の直下にパーティカルトランジスタ
用の埋め込み導電膜２１が設けられている以外はほぼ第
１と同じ構造に形成されている。（この埋め込み導電膜
２１はパーティカル方向のコレクタ抵抗をさらに下げる
ために設けられたもので、必ずしも必要ではない。）こ
こでのＳＯＩ基板としては、現在の技術からすればシリ
コン基板下面にｎ十型埋め込み層２を容易に形成できる
貼り合せ５ＯＩ（シリコン基板上に絶縁膜を介してシリ
コン基板を貼り合せたもの）が最適であるが、ＳＯＩ構
造を形成できればどのような方法によっても本発明は適
用できる。本実施例においては、第１の実施例の効果に
加え、ｎｐｎｐ構造が形成されないので、サイリスタの
発生を完全に防止できること及びコレクタ領域の底部が
絶縁膜に接しているため、コレクタ容量を低減できるこ
とにより、最大発振周波数を増大することが可能となる
。

次いで本発明に係るバイポーラトランジスタの製造方法
の一実施例について第４図（ａ）〜（ｅ）を参照して説
明する。ただし、ここでは本発明のバイポーラトランジ
スタの形成に関する製造方法のみを記述し、一般の半導
体集積回路に搭載される各種の素子（他のトランジスタ
、抵抗、容量等）の形成に関する製造方法の記述は省略
する。

１第４図（ａ） ｐ−型シリコン基板１に２０止程度のイオン注入用の薄
い酸化膜（図示せず）を成長する９次いで通常のフォト
リソグラライ−技術を利用し、レジスト（図示せず）を
マスク層として、砒素をイオン注入する。次いでレジス
トを除去する。次いでイオン注入用の薄１い酸化膜（図
示せず）をエツチング除去する。次いでイオン注入層の
外部拡散を防ぐために５０止程度の酸化膜（図示せず）
２を成長する９次いで高温でアニールし、ｎ十型埋め込
み層２を形成する。次いでｐ−型シリコン基板１上に厚
４架鵬程度のｎ−型シリコンエピタキシャル層３を成長
する。（その際ｎ十型埋め込み層２は０．５バ一程度ｎ
−型シリコンエピタキシャル層３にはいあがる。）この
ｎ−型シリコンエピタキシャル層３はｎ−型コレクタ領
域４となる。

第４図（ｂ） 次いでｎ−型シリコンエピタキシャル層３に３０止程度
の酸化膜２３及び５ＯＩ程度の窒化膜２４を成長する０
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜２４及び酸
化膜２３を選択的に順次エラチン　−グする０次いで露
出しなｎ−型コレクタ領域４が形成されたｎ−型シリコ
ンエピタキシャル層３及びｐ−型シリコン基板１を６Ｐ
−程度エツチングし、素子分離用トレンチ９を形成する
１次いでレジストを除去する９次いで化学気相成長酸化
膜１０を成長し、全面異方性ドライエツチングして、素
子分離用トレンチ９に埋め込み素子分離領域を形成する
。

第４図（Ｃ） 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及び埋め込み酸化膜１０をマスク層と
して、窒化膜２４及び酸化膜２３を選択的に順次エツチ
ングする０次いで露出しなｎ−型コレクタ領域４が形成
されたｎ−型シリコンエピタキシャル層３を０．５．ｐ
−程度エツチングし、エミッタ及びコレクタの第１のト
レンチ（Ｉｌａ　、１１ｂ　）を形成する。次いでレジ
ストを除去する９次いで０、乎−程度の化学気相成長酸
化膜を成長し、異方性ドライエツチングして、第１のト
レンチ（１１ａ、１１ｂ）の側壁に側壁酸化膜１３を形
成する。

第４図（ｄ） 次いで窒化膜２４、側壁酸化膜１３及び埋め込み酸化膜
１０をマスク層として、ｎ−型コレクタ領域４が形成さ
れたｎ−型シリコンエピタキシャル層３を１バ一程度エ
ツチングし、エミッタの第２のトレンチ１２ａを形成す
る。（この時同時にコレクタにもチ■程度のトレンチが
形成されても差支えない、）次いで２０ｎ−程度のイオ
ン注入用の薄い酸化膜（図示せず）を成長する。次いで
通常のフォトリソグラフィー技術を利用し、レジスト（
図示せず）、窒化膜２４、側壁酸化膜１３及び埋め込み
酸化膜１０をマスク層として、硼素を斜めイオン注入す
る。次いでレジストを除去する。次いで高温熱処理し、
エミッタの第２のトレンチ１２ａに所望の深さにｐ型ベ
ース領域５を形成する。次いで窒化膜２４、側壁酸化膜
１３及び埋め込み酸化膜１０をマスク層として、砒素を
斜めイオン注入してｎ十型エミッタ領域６を画定する。

（この時同時にコレクタコンタクト形成領域の一部に砒
素が注入されても問題ない。）次いで通常のフォトリソ
グラフィー技術を利用し、レジスト（図示せず）及び窒
化膜２４をマスク層として、エミッタの第２のトレンチ
１２ａの薄いイオン注入用の酸化膜（図示せず）をエツ
チング除去する。次いでレジストを除去する。

次いで選択化学気相成長タングステンシリサイド膜１４
ａを成長し、エミッタの第１及び第２のトレンチ（１１
ａ　、１２ａ　）を埋め込む。次いでコレクタの第２の
トレンチ１２ｂのイオン注入用の薄い酸化膜（図示せず
）をエツチング除去する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）、窒化膜２
４、側壁酸化膜１３及び埋め込み酸化膜１０をマスク層
として、ｎ−型コレクタ領域４が形成されたｎ−型シリ
コンエピタキシ形成する。（コレクタの第２のトレンチ
１２ｂの深さはエミッタの第２のトレンチ１２ａ形成と
同時にエツチングされる深さ及び第１のトレンチ１１ｂ
の深さを加え４チ一程度になる。）次いでレジストを除
去する。次いで２０１程度のイオン注入用の酸化膜（図
示せず）を成長する。次いで窒化膜２４、側壁酸化膜１
３、埋め込み酸化膜１０及びエミッタ用埋め込み導電膜
（タングステンシリサイド膜）１４ａをマスク層として
、砒素を斜めイオン注入してｎ十型コレクタコンタクト
領域７を画定する９次いで通常のフォトリソグラフィー
技術を利用し、レジスト（図示せず）及び窒化膜２４を
マスク層として、コレクタの第２のトレンチ１２ｂのイ
オン注入用の薄い酸化膜（図示せず）をエツチング除去
する。次いでレジストを除去する。次いで選択化学気相
成長タングステンシリサイド膜１４ｂを成長し、コレク
タの第１及び第２のトレンチ（１１ｂ、１２ｂ）を埋め
込む９次いでエミッタ用埋め込み導電膜（タングステン
シリサイド膜）１４ａ上のイオン注入用の薄い酸化膜（
図示せず）をエツチング除去する。

第４図（ｅ） 次いで埋め込みタングステンシリサイド膜（１４ａ、１
４ｂ）、側壁酸化膜１３及び埋め込み酸化膜１０をマス
ク層として、硼素をイオン注入してｐ十型ベースコンタ
クト領域８を画定する。次いで窒化膜２４及び酸化膜２
３をエツチング除去する。

第１図 次いで通常の技法を適用することにより、不純物ブロッ
ク用酸化膜１５及び燐珪酸ガラス（ＰＳＧ）膜１６の成
長、高温熱処理による不純物拡散領域の活性化及び深さ
の制御、電極コンタクト窓の形成、ＡＩ配線１７の形成
等をおこなってバイポーラトランジスタを完成する。

以上実施例に示したように、本発明のバイポーラトラン
ジスタによれば、一つのバイポーラトランジスタにおい
て、エミッタ及びベースを共通とし、ベース領域の底面
にｎ−型コレクタ領域及びｎ十型埋め込み層からなるコ
レクタと、ベース領域の側面にｎ−型コレクタ領域、ｎ
十型コレクタコンタクト領域及び埋め込み導電膜からな
るコレクタとを有するバイポーラトランジスタが形成で
きるため、同時にラテラル及びパーティカル動作が可能
なバイポーラトランジスタを形成できるので、コレクタ
電流を大きく取れ、電流増幅率を増大できることによる
高性能化及び大電力化を達成できることによる高機能化
を、エピタキシャル半導体層に形成したトレンチを埋め
込んだ導電膜によりエミッタ、ベース及びコレクタの一
部を形成できるため、それぞれの抵抗を低減化できるこ
とによる高速化を、エミッタ、ベース及びコレクタの全
ての領域をセルファラインに且つ微細に形成できること
による高集積化を可能にすることができる。

［発明の効果］ 以上説明のように本発明によれば、バイポーラトランジ
スタにおいて、同時にラテラル及びパーティカル動作が
可能なバイポーラトランジスタを形成できるので、コレ
クタ電流を大きく取れ、電流増幅率を増大できることに
よる高性能化及び大電力化を達成できることによる高機
能化を、埋め込み導電膜によりエミッタ、ベース及びコ
レクタの抵抗を低減化できることによる高速化を、エミ
ッタ、ベース及びコレクタの全ての領域をセルファライ
ンに微細に形成できることによる高集積化を可能にする
ことができる。即ち、極めて高性能、高機能、高速且つ
高集積な半導体集積回路の形成を可能としたバイポーラ
トランジスタを得ることができる。　　　　　　：・・ 第１図は本発明のバイポーラトランジスタにおける第１
の実施例の模式側断面図、 第２図は本発明のバイポーラトランジスタにおける第２
の実施例の模式側断面図、 第３図は本発明のバイポーラトランジスタにおける第３
の実施例の模式側断面図、 第４図（ａ）〜（ｅ）は本発明のバイポーラトランジス
タにおける製造方法の一実施例の工程断面図第５図は従
来のバイポーラトランジスタの模式側断面図である。

図において、 １はｐ−型シリコン基板、 ２はｎ＋型埋め込み層、 ３はｎ−型シリコンエピタキシャル層、４はｎ−型コレ
クタ領域、 ５はｐ型ベース領域、 ６はｎ十型エミ・？、才領域、 ７はｎ十型コレクタコンタクト領域、 ８はｐ十型ベースコンタクト領域、 ９は素子分離用トレンチ、 １０は素子分離用トレンチ埋め込み酸化膜、１１ａはエ
ミッタの第１のトレンチ、 １１ｂはコレクタの第１のトレンチ、 １２ａはエミッタの第２のトレンチ、 １２ｂはコレクタの第２のトレンチ、 １３は側壁酸化膜（エミッタ／ベースコンタクト領域分
離用）、 １４ａはエミッタ用埋め込み導電膜（タングステンシリ
サイド膜）、 １４ｂはラテラルトランジスタのコレクタＪｆ［め込み
導電膜（タングステンシリサイド膜）、１５は不純物ブ
ロック用酸化膜、 １６は燐珪酸ガラス（ＰＳＧ）膜、 １１はＡ１配線、 １８は金属又は金属シリサイド膜からなるベースコンタ
クト領域、 １９はベースコンタクト領域用トレンチ、２０はｎ−型
ＳＯＩ基板、 ２１はパーティカルトランジスタのコレクタ用埋め込み
導電膜（チタンシリサイド膜）、２２は絶縁膜（ｐ−型
シリコン基板とｎ−型ｓ。

■基板分離絶縁膜） を示す。

Claims (2)

【特許請求の範囲】
1. （１）一導電型の半導体基板と、前記半導体基板上に設
   けられたエピタキシャル半導体層と、前記半導体基板の
   上面及び前記エピタキシャル半導体層の下面に設けられ
   た高濃度不純物からなる反対導電型の埋め込み層と、前
   記エピタキシャル半導体層に互いに離間して設けられた
   コレクタ及びエミッタの第１のトレンチと、前記第１の
   トレンチの側壁に設けられた絶縁膜と、前記第１のトレ
   ンチの内側に、前記側壁絶縁膜の端部に一致して前記エ
   ピタキシャル半導体層に設けられたエミッタの浅い第２
   のトレンチと、前記第１のトレンチの内側に、前記側壁
   絶縁膜の端部に一致し、且つ前記埋め込み層の一部を露
   出して前記エピタキシャル半導体層あるいは前記エピタ
   キシャル半導体層から前記半導体基板に延在して設けら
   れたコレクタの深い第２のトレンチと、前記コレクタ及
   びエミッタの第１及び第２のトレンチに埋め込まれた導
   電膜と、前記コレクタの埋め込み導電膜及び前記埋め込
   み層に接し、前記コレクタの第２のトレンチの側面及び
   底面の前記エピタキシャル半導体層あるいは前記エピタ
   キシャル半導体層から前記半導体基板に延在して設けら
   れた高濃度不純物からなる反対導電型のコレクタコンタ
   クト領域と、前記コレクタコンタクト領域及び前記埋め
   込み層に接し、前記エピタキシャル半導体層に設けられ
   た低濃度不純物からなる反対導電型のコレクタ領域と、
   前記エミッタの埋め込み導電膜に接し、前記エミッタの
   第２のトレンチの側面及び底面の前記エピタキシャル半
   導体層に設けられた高濃度不純物からなる反対導電型の
   エミッタ領域と、前記エミッタ領域に接し、前記エミッ
   タ領域を囲んで前記エミッタの第２のトレンチの側面、
   底面及び第１のトレンチの側面に延在し、且つ前記コレ
   クタ領域に接して前記エピタキシャル半導体層に設けら
   れた一導電型のベース領域と、前記ベース領域に一部を
   接し、前記コレクタ及びエミッタの第１のトレンチ間に
   、前記コレクタ領域に接して前記エピタキシャル半導体
   層に設けられた低抵抗のベースコンタクト領域とを備え
   てなることを特徴とするバイポーラトランジスタ。
2. （２）前記一導電型半導体基板及びエピタキシャル半導
   体層が下面に前記埋め込み層を有する反対導電型の半導
   体基板であり、且つ絶縁膜を介して第２の半導体基板上
   に設けられていることを特徴とする特許請求の範囲第１
   項記載のバイポーラトランジスタ。