JPH04164364A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体装置に係り、特に絶縁ゲート型（ＭＯ
Ｓ）キャパシタを具備した半導体装置におけるキャパシ
タ構造に関する。

（従来の技術） 半導体装置に形成されるＭＯＳキャパシタは、一般に、
半導体基板上の素子領域上あるいは素子分離領域上に形
成された誘電体用の例えば酸化シリコン膜および電極用
の例えばポリシリコン膜が用いられている。

第５図（ａ）および（ｂ）は、従来のＭＯＳキャパシタ
の一例として、上層ポリシリコン膜および下層ポリシリ
コン膜が酸化シリコン膜を挾む構造の二層ポリシリコン
キャパシタの平面パターンおよびそのＢ−Ｂ線に沿う断
面構造の一例を示している。ここで、５０は半導体基板
、５１はこの基板の表面に選択的に形成されたフィール
ド酸化膜、５２はこのフィールド酸化膜上に形成された
ポリシリコン膜からなる下部電極、５３はこの下部電極
を覆うように形成された酸化シリコン膜からなるキャパ
シタゲート絶縁膜、５４はこのキャパシタ絶縁膜上で前
記下部電極に対向するように形成されたポリシリコン膜
からなる上部電極、５５はこの上部電極を覆うように形
成された絶縁膜、５６はこの絶縁膜上に形成され、この
絶縁膜に開口されたコンタクトホールを通して前記上部
電極にコンタクトする金属配線（および電極）、５７は
前記絶縁膜上に形成され、この絶縁膜および前記キャパ
シタゲート絶縁膜に開口されたコンタクトホールを通し
て前記下部電極にコンタクトする金属配線（および電極
）、５８は前記絶縁膜上および基板上に形成された層間
絶縁膜である。

なお、５６゛は金属配線（および電極）５６と上部電極
５４とのコンタクト部、５７°は金属配線（および電極
）５７と下部電極５２とのコンタクト部を示している。

このような二層ポリシリコンキャパシタにあっては、所
望の容量値を得るために、上部電極５４とキャパシタゲ
ート絶縁膜５３との接触面積あるいはキャパシタゲート
絶縁膜５３の膜厚の制御が行われている。この場合、上
部電極５４とキャパシタゲート絶縁膜５３との接触面積
の制御は、ＰＥＰ　（光蝕刻）工程および例えばＣＤＥ
　（化学的ドライエツチング）法により上層ポリシリコ
ン膜を選択的にエツチングすることにより行われている
。

しかし、従来のＭＯＳキャパシタは、上部電極５４のパ
ターンは四角形となっているので、上部電極形成時の四
角形のエツジ部のエツチングに際して上部電極５４の面
積がばらつき易く、所望の容量値あるいは容量比を得難
く、キャパシタの容量値の精度が低くなるという問題が
ある。

また、上部電極５４のキャパシタゲート絶縁膜５３に接
触する周辺長さが長いので、キャパシタゲート絶縁膜５
３の電気的耐圧が劣化し易く、キャパシタの信頼性が低
くなるという問題がある。

また、上部電極形成時のＰＥＰ工程に際して使用される
マスクのパターンは、フォトレジストの変換差を考慮し
て設計しなければならず、また、キャパシタの所望の容
量値あるいは複数のキャパシタの所望の容量比が変更す
る毎に上部電極形成用マスクのパターンを設計し直さな
ければならない。

（発明が解決しようとする課題） 上記したように従来の半導体装置に形成されるＭＯＳキ
ャパシタは、上部電極形成時のエツチングに際して面積
がばらつき易く、キャパシタの容量値の精度が低くなる
という問題、キャパシタゲート絶縁膜の電気的耐圧が劣
化し易く、キャパシタの信頼性が低くなるという問題、
キャパシタの所望の容量値（あるいは複数のキャパシタ
の所望の容量比）が変更する毎に上部電極形成用マスク
のパターンを設計し直さなければならないという煩雑さ
を伴うという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、上部電極形成時のエツチングに際して面積が
ばらつき難く、キャパシタの容量値の精度が高くなり、
しかも、苓ヤバシタゲート絶縁膜の電気的耐圧が向上し
、キャパシタの信頼性が高くなるＭＯＳキャパシタを具
備した半導体装置を提供することにある。

また、本発明の他の目的は、キャパシタ容量値（あるい
は容量比）の所望の変更に対して配線パターンの変更だ
けで柔軟に対応し得るＭＯＳキャパシタを具備した半導
体装置を提供することにある。

［発明の構成コ （課題を解決するための手段） 第１の発明は、上部電極及び下部電極を有し、上部電極
のパターン形状が円形である絶縁ゲート型キャパシタを
具備したことを特徴とする。

また、第２の発明は、第１の発明に係るキャパシタを単
位セルとする複数個のセルが並列に接続されていること
を特徴とする。

（作　用） 第１の発明によれば、キャパシタの上部電極パターンが
円形であるので、上部電極形成時のエツチングに際して
面積がばらつき難く、キャパシタの容量値の精度が高く
なり、しかも、キャパシタゲート絶縁膜の電気的耐圧が
向上し、キャパシタの信頼性が高くなるという利点があ
る。

第２の発明によれば、上部電極パターンが円形のキャパ
シタを単位セルとする複数個のセルが並列に接続されて
いるので、キャパシタ容量値（あるいは容量比）の所望
の変更に際して、上部電極形成用マスクのパターン変更
を必要とせず、複数個のセルを並列接続するための配線
膜のパターン変更だけで柔軟に対応することが可能にな
るという利点がある。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、二層ポリシリコンキャパシタの平面パターン
を示しており、このキャパシタの形成方法の一例を第２
図（ａ）乃至（ｄ）に示しており、第２図（ｄ）は第１
図中の■−■線に沿う断面構造を示している。

第１図および第２図（ｄ）において、１０は半導体基板
、１１はこの基板の表面に選択的に形成されたフィール
ド酸化膜、１２はこのフィールド酸化膜上に形成された
ポリシリコン膜からなる下部電極、１３はこの下部電極
を覆うように形成された例えば酸化シリコン膜からなる
キャパシタゲート絶縁膜、１４・・・はこのキャパシタ
絶縁膜上で前記下部電極１２に部分的に対向するように
複数個形成されたそれぞれ平面パターンが円形のポリシ
リコン膜からなる上部電極、１５はこの上部電極１４・
・・を覆うように形成された絶縁膜、１６はこの絶縁膜
１５上に形成され、この絶縁膜１５に開口されたコンタ
クトホールを通して前記複数個の上部電極１４・・・の
一部にコンタクトする例えばアルミニウムからなる金属
配線（および電極）、１７は前記絶縁膜上に形成され、
この絶縁膜１５および前記キャパシタゲート絶縁膜１３
に開口されたコンタクトホールを通して前記下部電極１
２にコンタクトする例えばアルミニウムからなる金属配
線（および電極）、１８は前記絶縁膜１５上および基板
上に形成された層間絶縁膜である。なお、１６′・・・
はそれぞれ金属配線（および電極）１６と上部電極１４
・・・とのコンタクト部、１７′は金属配線（および電
極）１７と下部電極１２とのコンタクト部を示している
。

次に、上記キャパシタの形成方法の一例について第２図
（ａ）乃至（ｄ）、第３図および第４図を参照しながら
簡単に説明する。

まず、第２図（ａ）に示すように、半導体基板１０の表
面に選択的にフィールド酸化膜１１を形成し、このフィ
ールド酸化膜１１上に第１層ポリシリコン膜からなる下
部電極１２を形成し、この下部電極１２を覆うように酸
化シリコン膜からなるキャパシタゲート絶縁膜１３を形
成し、基板上の全面に第２層ポリシリコン膜１４゛を形
成する。

次に、第２図（ｂ）に示すように、上部電極形成用のガ
ラスマスク２０（そのパターンの一例を第３図に示す。

）を使用し、ＰＥＰ工程および例えばＣＤＥ法により第
２層ポリシリコン膜１４′を選択的にエツチングする。

なお、図中、２１はフォトレジストであり、このフォト
レジスト２１を剥離した状態を第２図（ｃ）に示してお
り、前記下部電極１２に部分的に対向するそれぞれ平面
パターンが円形の複数個の上部電極１４・・・が得られ
る。

次に、第２図（ｄ）に示すように、基板上の全面にＰＳ
Ｇ　（リンシリケートガラス）膜あるいは酸化シリコン
膜などの絶縁膜１５を形成し、この絶縁膜１５を選択的
にエツチングし、前記複数個の上部電極１４・・・上に
対応する部分にコンタクトホール２２・・・を開口する
。これと同時に、上記絶縁膜１５および前記キャパシタ
ゲート絶縁膜１３を選択的にエツチングし、前記下部電
極１２上に対応する部分にコンタクトホール２３を開口
する。

次に、基板上の全面に金属配線用のアルミニウム膜を形
成し、例えば第４図に示すようなパターンのガラスマス
ク４０を使用してアルミニウム膜を選択的にエツチング
する。これにより、前記コンタクトホール２２・・・の
一部を通して前記複数個の上部電極１４・・・の一部に
コンタクトする金属配線（および電極）１６と前記コン
タクトホール２３を通して前記下部電極１２にコンタク
トする金属配線（および電極）１７が得られる。次に、
基板上の全面にＰＳＧ膜あるいはＳＧ膜などの層間絶縁
膜１８を形成する。

上記実施例の半導体装置によれば、キャパシタの上部電
極パターンが円形であるので、上部電極形成時のエツチ
ングに際してパターン周縁部のエツチング速度が同じに
なり、上部電極１４・・・の面積がばらつき難く、キャ
パシタの容量値の精度が高くなる。しかも、円形の上部
電極１４・・・がキャパシタゲート絶縁膜１３に接触す
る周辺長さは単位面積当り最も短くなるので、キャパシ
タゲート絶縁膜１３の電気的耐圧が従来例の場合（上部
電極パターンが四角形である）よりも向上し、キャパシ
タの信頼性が高くなるという利点がある。

また、上部電極パターンが円形のキャパシタを単位セル
とする複数個のセルが並列に接続されているので、キャ
パシタ容量値（あるいは容量比）の所望の変更に際して
、上部電極形成用マスク２０のパターン変更を必要とせ
ず、複数個のセルを並列接続するための配線膜のパター
ンの変更だけで柔軟に対応することが可能になるという
利点がある。

なお、上記実施例は、上層ポリシリコン膜および下層ポ
リシリコン膜が酸化シリコン膜を挾む構造のＭＯＳキャ
パシタを示したが、本発明はこれに限らず、その他め構
造、例えば上部電極用のポリシリコン膜および下部電極
用の半導体基板表層部の不純物拡散層が酸化シリコン膜
を挾む構造のＭＯＳキャパシタにも本発明を適用できる
ことは勿論である。

［発明の効果］ 上述したように本発明によれば、上部電極形成時のエツ
チングに際して面積がばらつき難く、キャパシタの容量
値の精度が高くなり、しかも、キャパシタゲート絶縁膜
の電気的耐圧が向上し、キャパシタの信頼性が高くなる
ＭＯＳキャパシタを具備した半導体装置を実現すること
ができる。

また、本発明によれば、所望するキャパシタ容量値の変
更に際して複数個のセルを並列接続するための配線膜の
パターン変更だけで柔軟に対応し得るＭＯＳキャパシタ
を具備した半導体装置を実ゞ、 現することができる。

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例に係るＭＯＳキ
ャパシタの平面パターンを示す図、第２図（ａ）乃至（
ｄ）は第１図のＭＯＳキャパシタの形成方法の一例を示
す断面図、第３図は第２図（ｂ）の工程で使用されるマ
スクパターンを示す図、第４図は第２図（ｄ）の工程で
使用されるマスクパターンを示す図、第５図（ａ）およ
び（ｂ）は従来の二層ポリシリコンキャパシタの平面パ
ターンおよびそのＢ−Ｂ線に沿う断面構造の一例を示す
図である。 １０・・・半導体基板、１１・・・フィールド酸化膜、
１２・・・下部電極、１３・・・キャパシタゲート絶縁
膜、１４・・・上部電極、１５・・・絶縁膜、１６．１
７・・・金属配線（および電極）、１６’　・・・コン
タクト部、１７′・・・コンタクト部、１８・・・層間
絶縁膜。 出願人代理人　弁理士　鈴江武彦 第１図 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）上部電極及び下部電極を有し、上部電極のパター
   ン形状が円形である絶縁ゲート型キャパシタを具備した
   ことを特徴とする半導体装置。
2. （２）請求項１記載の半導体装置において、前記キャパ
   シタを単位セルとする複数個のセルが並列に接続されて
   いることを特徴とする半導体装置。
3. （３）請求項２記載の半導体装置において、前記複数個
   のセルは、それぞれの上部電極のパターンが同じ面積を
   有し、それぞれのキャパシタゲート絶縁膜が同じ膜厚を
   有することを特徴とする半導体装置。