JPH0247862A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0247862A JPH0247862A JP19920388A JP19920388A JPH0247862A JP H0247862 A JPH0247862 A JP H0247862A JP 19920388 A JP19920388 A JP 19920388A JP 19920388 A JP19920388 A JP 19920388A JP H0247862 A JPH0247862 A JP H0247862A
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- 239000004020 conductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 abstract description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 6
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は容量素子を使用する半導体集積回路装置に関し
、特に小面積でかつ大容量を必要とする半導体集積回路
装置に関する。
、特に小面積でかつ大容量を必要とする半導体集積回路
装置に関する。
従来、半導体集積回路装置に容量素子を構成する場合に
は、例えば第７図（ａ）乃至（ｆ）にその製造工程断面
を示し、第８図に平面肴造を示す容量素子が用いられて
いる。
は、例えば第７図（ａ）乃至（ｆ）にその製造工程断面
を示し、第８図に平面肴造を示す容量素子が用いられて
いる。
即ち、第７図（ａ）のように、シリコン基板１の酸化膜
２上に多結晶シリコンで第１電極３を形成した後、第７
図（ｂ）のようにその表面を酸化膜４及び窒化膜５で被
覆する。更に、第７図（Ｃ）のように、窒化膜５上に多
結晶シリコンで第２電極６を形成し、この上を第７図（
ｄ）のように比較的厚い酸化膜９で被覆する。
２上に多結晶シリコンで第１電極３を形成した後、第７
図（ｂ）のようにその表面を酸化膜４及び窒化膜５で被
覆する。更に、第７図（Ｃ）のように、窒化膜５上に多
結晶シリコンで第２電極６を形成し、この上を第７図（
ｄ）のように比較的厚い酸化膜９で被覆する。
次いで、第７図（ｅ）のように第２電極６上及び第１電
極３上の酸化膜９と、窒化膜５．酸化膜４に夫々コンタ
クトホール１１を開設し、第７図（ｆ）及び第８図のよ
うにコンタクトホール１１を通してアルミニウム配線１
２を形成している。
極３上の酸化膜９と、窒化膜５．酸化膜４に夫々コンタ
クトホール１１を開設し、第７図（ｆ）及び第８図のよ
うにコンタクトホール１１を通してアルミニウム配線１
２を形成している。
この構成では、第１電極３と第２電極６を対向電極とし
、酸化膜４と窒化膜５を誘電膜とする容量が構成される
。
、酸化膜４と窒化膜５を誘電膜とする容量が構成される
。
上述した従来の容量素子は、大容量を得るためには第１
電極３と第２電極６の面積を大きくする必要があり、半
導体集積回路装置の高密度化に適さないという問題があ
る。また、誘電膜としての酸化膜４と窒化膜５を薄くし
てもよいが、薄膜化によってこれらの膜にピンホールが
生じ易く、しかもその耐圧にも限度が生じるため、大容
量化は困難である。
電極３と第２電極６の面積を大きくする必要があり、半
導体集積回路装置の高密度化に適さないという問題があ
る。また、誘電膜としての酸化膜４と窒化膜５を薄くし
てもよいが、薄膜化によってこれらの膜にピンホールが
生じ易く、しかもその耐圧にも限度が生じるため、大容
量化は困難である。
本発明は小面積でかつ容易に大容量を得ることができる
容量素子を備えた半導体集積回路装置を提供することを
目的としている。
容量素子を備えた半導体集積回路装置を提供することを
目的としている。
本発明の半導体集積回路装置は、基板上に形成した導体
膜と、この導体膜を覆う誘電膜と、この誘電膜上に形成
した導体膜とで容量素子を構成し、かつこの導体膜を３
眉以上の多層に構成している。
膜と、この導体膜を覆う誘電膜と、この誘電膜上に形成
した導体膜とで容量素子を構成し、かつこの導体膜を３
眉以上の多層に構成している。
上述した構成では、導体膜と誘電膜とで構成する容量素
子を同一平面領域に２層以上の多層に構成することがで
き、同一平面面積における容量を増加できる。
子を同一平面領域に２層以上の多層に構成することがで
き、同一平面面積における容量を増加できる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｈ）は本発明の第１実施例をその製
造工程順に示す縦断面図であり、第２図に第１図（ｈ）
における平面図を示している。
造工程順に示す縦断面図であり、第２図に第１図（ｈ）
における平面図を示している。
先ず、第１図（ａ）のように、シリコン基板ｌの酸化膜
２上に多結晶シリコンで第１電極３を形成した後、第１
図（ｂ）のようにその表面を酸化ｙ、４及び窒化膜５で
被覆する。更に、第１図（Ｃ）のように、窒化膜５上に
多結晶シリコンで第２電橿６を形成し、この表面を第１
図（ｄ）のように酸化膜７で被覆し、続いて第１図（ｅ
）のように窒化膜８で被覆する。
２上に多結晶シリコンで第１電極３を形成した後、第１
図（ｂ）のようにその表面を酸化ｙ、４及び窒化膜５で
被覆する。更に、第１図（Ｃ）のように、窒化膜５上に
多結晶シリコンで第２電橿６を形成し、この表面を第１
図（ｄ）のように酸化膜７で被覆し、続いて第１図（ｅ
）のように窒化膜８で被覆する。
次いで、第１図（ｆ）のように全面に比較的厚く酸化膜
９を形成した上で、第２電極７上の酸化膜９を比較的広
い範囲にわたって除去して窓１０を開設し、同時に第２
電極７上及び第１電極３上の酸化膜９．窒化膜５．酸化
膜４に夫々コンタクトホール１１を開設する。
９を形成した上で、第２電極７上の酸化膜９を比較的広
い範囲にわたって除去して窓１０を開設し、同時に第２
電極７上及び第１電極３上の酸化膜９．窒化膜５．酸化
膜４に夫々コンタクトホール１１を開設する。
しかる上で、第１図（ｈ）及び第２図のように、前記窓
１０及びコンタクトホール１１上にアルミニウム配線１
２を形成している。
１０及びコンタクトホール１１上にアルミニウム配線１
２を形成している。
この構成によれば、アルミニウム配線１２は第３電極と
して構成され、スルーホール１１を通して第１電極３に
電気接続されている。このため、第１電極３及び第３電
極１２と第２電極６を夫々対向電極とし、酸化膜４，７
．窒化膜５．８を誘電膜とする容量が構成されることに
なる。そして、ここでは容量面積は第１電ｇｉ３と第３
電極１２の面積の和になるため、容量素子として占有す
る面積の略２倍の容量面積を得ることが可能となる。
して構成され、スルーホール１１を通して第１電極３に
電気接続されている。このため、第１電極３及び第３電
極１２と第２電極６を夫々対向電極とし、酸化膜４，７
．窒化膜５．８を誘電膜とする容量が構成されることに
なる。そして、ここでは容量面積は第１電ｇｉ３と第３
電極１２の面積の和になるため、容量素子として占有す
る面積の略２倍の容量面積を得ることが可能となる。
これにより、小面積でありながら大容量を得ることがで
きる。
きる。
第３図は本発明の第２実施例の縦断面図であり、第１図
と同一部分には同一符号を付しである。この実施例では
第３電極１３を多結晶シリコンで構成し、この第３電極
１３を第２電極６上に形成した後に酸化膜９を形成し、
かつスルーホール１１を開設してアルミニウム配線１２
を接続した構成としている。
と同一部分には同一符号を付しである。この実施例では
第３電極１３を多結晶シリコンで構成し、この第３電極
１３を第２電極６上に形成した後に酸化膜９を形成し、
かつスルーホール１１を開設してアルミニウム配線１２
を接続した構成としている。
第４図は本発明の第３実施例の縦断面図であり、ここで
は第２電極６の上には酸化膜７．窒化膜８を形成するこ
となく、直接厚い酸化１１９４形成し、この酸化膜９を
所要の厚さまでエツチングしてここに第３電極としての
アルミニウム配線１２を形成している。このため、酸化
膜９の残された厚さ分が誘電膜として構成されることに
なる。
は第２電極６の上には酸化膜７．窒化膜８を形成するこ
となく、直接厚い酸化１１９４形成し、この酸化膜９を
所要の厚さまでエツチングしてここに第３電極としての
アルミニウム配線１２を形成している。このため、酸化
膜９の残された厚さ分が誘電膜として構成されることに
なる。
第５図は本発明の第４実施例の縦断面図であり、第６図
にその平面図を示す。ここでは、第２電極６上の酸化膜
９上にアルミニウムで第３１ｆ’Ｍ１２を形成し、更に
この第３電極１２を酸化膜１４で被覆した上にアルミニ
ウム配線の一部で第４電極１５を構成している。そして
、スルーホール１１により第１電極３と第３電極１２を
電気接続し、第２電極６と第４電極１５を電気接続して
いる。
にその平面図を示す。ここでは、第２電極６上の酸化膜
９上にアルミニウムで第３１ｆ’Ｍ１２を形成し、更に
この第３電極１２を酸化膜１４で被覆した上にアルミニ
ウム配線の一部で第４電極１５を構成している。そして
、スルーホール１１により第１電極３と第３電極１２を
電気接続し、第２電極６と第４電極１５を電気接続して
いる。
この構成では４層構造の容量となり、小面積で極めて大
きな容量を得ることが可能となる。
きな容量を得ることが可能となる。
以上説明したように本発明は、基板上に形成した導体膜
と誘電膜とで構成する容量素子を同一平面領域に多層に
構成しているので、同一平面面積における容量を増加で
き、小面積で大容量の素子を構成することが可能となる
。
と誘電膜とで構成する容量素子を同一平面領域に多層に
構成しているので、同一平面面積における容量を増加で
き、小面積で大容量の素子を構成することが可能となる
。
第１図（ａ）乃至（ｈ）は本発明の第１実施例を製造工
程順に示す縦断面図、第２図は第１図（ｈ）の平面図、
第３図は本発明の第２実施例の縦断面図、第４図は本発
明の第３実施例の縦断面図、第５図は本発明の第４実施
例の縦断面図、第６図は第５図の平面図、第７図（ａ）
乃至（ｆ）は従来構造を製造工程順に示す縦断面図、第
８図は第７図（ｆ）の平面図である。 １・・・シリコン基板、２・・・酸化膜、３・・・第１
電極、４・・・酸化膜、５・・・窒化膜、６・・・第２
電極、７・・・酸化膜、８・・・窒化膜、９・・・厚い
酸化膜、１０・・・窓、１１・・・スルーホール、１２
・・・第３電極、１３・・・第３電極、１４・・・酸化
膜、１５・・・第４電極。 第１ 図 １ シリコン差、ａ 第 図 第４ 図 第 図 第６ 図 第７ 図
程順に示す縦断面図、第２図は第１図（ｈ）の平面図、
第３図は本発明の第２実施例の縦断面図、第４図は本発
明の第３実施例の縦断面図、第５図は本発明の第４実施
例の縦断面図、第６図は第５図の平面図、第７図（ａ）
乃至（ｆ）は従来構造を製造工程順に示す縦断面図、第
８図は第７図（ｆ）の平面図である。 １・・・シリコン基板、２・・・酸化膜、３・・・第１
電極、４・・・酸化膜、５・・・窒化膜、６・・・第２
電極、７・・・酸化膜、８・・・窒化膜、９・・・厚い
酸化膜、１０・・・窓、１１・・・スルーホール、１２
・・・第３電極、１３・・・第３電極、１４・・・酸化
膜、１５・・・第４電極。 第１ 図 １ シリコン差、ａ 第 図 第４ 図 第 図 第６ 図 第７ 図
Claims (1)
- １、基板上に形成した導体膜と、この導体膜を覆う誘電
膜と、この誘電膜上に形成した導体膜とで容量素子を構
成してなる半導体集積回路装置において、前記導体膜を
３層以上の多層に構成したことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920388A JPH0247862A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920388A JPH0247862A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247862A true JPH0247862A (ja) | 1990-02-16 |
Family
ID=16403856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19920388A Pending JPH0247862A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247862A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134539A (en) * | 1990-12-17 | 1992-07-28 | Nchip, Inc. | Multichip module having integral decoupling capacitor |
| US6016114A (en) * | 1997-04-21 | 2000-01-18 | Lsi Logic Corporation | Apparatus and method of fabricating mixed signal interface in GSM wireless application |
| JP2002222925A (ja) * | 2001-01-26 | 2002-08-09 | Fujitsu Ltd | キャパシタ及び半導体装置 |
| US6476459B2 (en) * | 1998-07-15 | 2002-11-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with capacitor formed under bonding pad |
| KR100475730B1 (ko) * | 1997-09-04 | 2006-06-07 | 삼성전자주식회사 | 가변용량커패시터및그제조방법 |
| WO2023172403A1 (en) * | 2022-03-08 | 2023-09-14 | Wolfspeed, Inc. | Group iii nitride-based monolithic microwave integrated circuits having multi-layer metal-insulator-metal capacitors |
-
1988
- 1988-08-10 JP JP19920388A patent/JPH0247862A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134539A (en) * | 1990-12-17 | 1992-07-28 | Nchip, Inc. | Multichip module having integral decoupling capacitor |
| US6016114A (en) * | 1997-04-21 | 2000-01-18 | Lsi Logic Corporation | Apparatus and method of fabricating mixed signal interface in GSM wireless application |
| KR100475730B1 (ko) * | 1997-09-04 | 2006-06-07 | 삼성전자주식회사 | 가변용량커패시터및그제조방법 |
| US6476459B2 (en) * | 1998-07-15 | 2002-11-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with capacitor formed under bonding pad |
| JP2002222925A (ja) * | 2001-01-26 | 2002-08-09 | Fujitsu Ltd | キャパシタ及び半導体装置 |
| WO2023172403A1 (en) * | 2022-03-08 | 2023-09-14 | Wolfspeed, Inc. | Group iii nitride-based monolithic microwave integrated circuits having multi-layer metal-insulator-metal capacitors |
| US12191821B2 (en) | 2022-03-08 | 2025-01-07 | Macom Technology Solutions Holdings, Inc. | Group III nitride-based monolithic microwave integrated circuits having multi-layer metal-insulator-metal capacitors |
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