JPH04165530A - 浮動小数点乗算装置 - Google Patents
浮動小数点乗算装置Info
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- JPH04165530A JPH04165530A JP2292879A JP29287990A JPH04165530A JP H04165530 A JPH04165530 A JP H04165530A JP 2292879 A JP2292879 A JP 2292879A JP 29287990 A JP29287990 A JP 29287990A JP H04165530 A JPH04165530 A JP H04165530A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- Nonlinear Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、丸め処理を行う浮動小数点乗算装置に関する
ものである。
ものである。
一般に、浮動小数点の乗算処理は、仮数部の桁数だけの
精度を保つために、丸め処理を行なっている。この浮動
小数点演算の規格ＩＥＥＥ７５４（アイイイイ・スタン
タート・フォ・バイナリ・フローティングポイント・了
りスメチック；ＩＥＥＥＳｔａｎｄａｒｄ ｆｏｒ Ｂ
ｉｎａｒｙ Ｆｌｏａ日ｎｇ−Ｐｏｉｎｔ Ａｒｉ−ｔ
ｈｍｅｔｉｃ、ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ ７５４−
１９８５）では、浮動小数点演算における丸め処理につ
いて規定され、無限精度で演算した正規化中間結果に対
して最近値（最近値が２つ有る場合は偶数値）に丸める
ように定めている。そのため浮動小数点乗算は、仮数部
乗算、正規化、丸め処理の順番に行なわれるのが普通で
あり、丸め処理の高速化が望まれている。
精度を保つために、丸め処理を行なっている。この浮動
小数点演算の規格ＩＥＥＥ７５４（アイイイイ・スタン
タート・フォ・バイナリ・フローティングポイント・了
りスメチック；ＩＥＥＥＳｔａｎｄａｒｄ ｆｏｒ Ｂ
ｉｎａｒｙ Ｆｌｏａ日ｎｇ−Ｐｏｉｎｔ Ａｒｉ−ｔ
ｈｍｅｔｉｃ、ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ ７５４−
１９８５）では、浮動小数点演算における丸め処理につ
いて規定され、無限精度で演算した正規化中間結果に対
して最近値（最近値が２つ有る場合は偶数値）に丸める
ように定めている。そのため浮動小数点乗算は、仮数部
乗算、正規化、丸め処理の順番に行なわれるのが普通で
あり、丸め処理の高速化が望まれている。
この浮動小数点数の乗算は、次のように行われる。
浮動小数点Ａ、Ｂ、Ｃを次式で表わす。
Ａ＝ ２”−”ＸＭａ
Ｂ ＝ ２ ””−”・）ＸＭｂ
Ｃ＝ ２ ”Ｃ−” ＸＭｃ −川
・（１）ここでＭａ、Ｍｂは仮数部（１，０≦Ｍ＜２．
０）、Ｅａ、Ｅｂは指数部（Ｅは自然数）、Ｂｉは指数
部バイアス値である。
・（１）ここでＭａ、Ｍｂは仮数部（１，０≦Ｍ＜２．
０）、Ｅａ、Ｅｂは指数部（Ｅは自然数）、Ｂｉは指数
部バイアス値である。
浮動小数点乗算は次式の通り行われる。
Ｃ＝ＡＸＢ
＝２°“＋Ｅ″−”）−Ｂ’Ｘ （ＭａＸＭｂ）
−−（２）これら（１）、 （２）式より、１，０≦（
ＭａＸＭｂ）＜４．０であるため、正規化を考慮すると
、１．０≦（ＭａＸＭｂ）＜２．０の場合は（２）式で
よく、２．０≦（ＭａＸＭｂ）＜４．０の場合は次式を
用いればよい。
−−（２）これら（１）、 （２）式より、１，０≦（
ＭａＸＭｂ）＜４．０であるため、正規化を考慮すると
、１．０≦（ＭａＸＭｂ）＜２．０の場合は（２）式で
よく、２．０≦（ＭａＸＭｂ）＜４．０の場合は次式を
用いればよい。
Ｃ＝ ２ ””Ｅｂ−””−”Ｘ （Ｍａ ＸＭｂ／
２）・・・・・・（３） 仮数部Ｍａ、Ｍｂ、Ｍｃはｎビットの固定小数点数で表
現されているので、仮数部乗算結果ＭａＸＭｂは２ｎビ
ツトの幅を持つ。これを四捨五入に類似した丸め処理に
よって、ｎビットのＭｃに当てはめる。（２）、 （３
）式の指数部をＥｔ、仮数部をｎビットになるように切
捨てた値をＭｔとすると、丸め後の仮数部Ｍｃは、切捨
てまたは切上げによって次式のようになる。
２）・・・・・・（３） 仮数部Ｍａ、Ｍｂ、Ｍｃはｎビットの固定小数点数で表
現されているので、仮数部乗算結果ＭａＸＭｂは２ｎビ
ツトの幅を持つ。これを四捨五入に類似した丸め処理に
よって、ｎビットのＭｃに当てはめる。（２）、 （３
）式の指数部をＥｔ、仮数部をｎビットになるように切
捨てた値をＭｔとすると、丸め後の仮数部Ｍｃは、切捨
てまたは切上げによって次式のようになる。
Ｍｃ＝Ｍｔ＋２−”−１）Ｊ ・旧ｉ４）（
Ｍｅ≦仮数部乗算結果≦Ｍｔ） ただし、次式の条件がある。
Ｍｅ≦仮数部乗算結果≦Ｍｔ） ただし、次式の条件がある。
Ｍｔ＝２．０−２−（２” ・・・・
・・（５）丸め処理が切上げの場合は、Ｍ ｃ ＝ ２
．０になってしまうためＭｃ＝１．０とし、ＥＣ＝Ｅｔ
＋１とする処理が必要である。
・・（５）丸め処理が切上げの場合は、Ｍ ｃ ＝ ２
．０になってしまうためＭｃ＝１．０とし、ＥＣ＝Ｅｔ
＋１とする処理が必要である。
ところで仮数部乗算処理（ＭａＸＭｂ）は整数の乗算と
等価である。つまり、乗数をに桁に分解し、それぞれの
桁を被乗数に乗じたに個の部分積を作成し、全ての部分
積の総和をとれば、乗算結果が得られる。「コンピュー
タの高速演算方式Ｊ（Ｋａｉ Ｈｗａｎｇ著、近代科学
社発行）参照。
等価である。つまり、乗数をに桁に分解し、それぞれの
桁を被乗数に乗じたに個の部分積を作成し、全ての部分
積の総和をとれば、乗算結果が得られる。「コンピュー
タの高速演算方式Ｊ（Ｋａｉ Ｈｗａｎｇ著、近代科学
社発行）参照。
この部分積を加算する時間を短縮するために、桁上げ保
存加算器を用いて高速化するのが一般的である。桁上げ
保存加算器（Ｃａｒｒｙ ５ａｖｅ Ａｄｄｅｒ）はキ
ャリーの伝播がたかたか１桁であるため、桁数に関係無
く一定の時間で加算できる。たたし、桁上げ保存加算器
は加算結果をキャリーとサムの形で出力するため、最終
段で桁上げ伝播加算器（Ｃａｒｒｙ Ｐｒｏｐａｇａｔ
ｅ Ａｄｄｅｒ）によって２進数に変換する必要がある
。ｎＸｎビットの乗算器で２ｎビツトの桁上げ伝播加算
器が必要である。
存加算器を用いて高速化するのが一般的である。桁上げ
保存加算器（Ｃａｒｒｙ ５ａｖｅ Ａｄｄｅｒ）はキ
ャリーの伝播がたかたか１桁であるため、桁数に関係無
く一定の時間で加算できる。たたし、桁上げ保存加算器
は加算結果をキャリーとサムの形で出力するため、最終
段で桁上げ伝播加算器（Ｃａｒｒｙ Ｐｒｏｐａｇａｔ
ｅ Ａｄｄｅｒ）によって２進数に変換する必要がある
。ｎＸｎビットの乗算器で２ｎビツトの桁上げ伝播加算
器が必要である。
従来例の浮動小数点乗算器のブロック図を第５図に示す
。この従来例では、ＩＥＥＥ７５４標準で規定された浮
動小数点数に対する乗算器を示す。
。この従来例では、ＩＥＥＥ７５４標準で規定された浮
動小数点数に対する乗算器を示す。
図中、入力信号１，２は浮動小数点Ａ、Ｂの指数部を示
すｅビットの信号、入力信号３，４は浮動小数点Ａ、Ｂ
の仮数部を示す（ｎ−１）ビットの信号である。桁上げ
伝播加算器５は指数部信号１．２を加算し、バイアス補
正器６はＩＥＥＥ７５４標準で定められたバイアス値を
加算器５の出力値から減算し、インクリメンタ７は補正
器６の出力値に１を加える。乗算アレイ８と桁上げ伝播
加算器９とは合せて２ｎＸ２ｎヒツトの乗算器となるも
ので、乗算アレイ８はＢｏｏｔｈの倍数発生器と桁上げ
保存加算器ツリーから成る乗算器の１部、桁上げ伝播加
算器９は乗算器８の終段の２ｎヒツトの桁上げ伝播加算
を行う。
すｅビットの信号、入力信号３，４は浮動小数点Ａ、Ｂ
の仮数部を示す（ｎ−１）ビットの信号である。桁上げ
伝播加算器５は指数部信号１．２を加算し、バイアス補
正器６はＩＥＥＥ７５４標準で定められたバイアス値を
加算器５の出力値から減算し、インクリメンタ７は補正
器６の出力値に１を加える。乗算アレイ８と桁上げ伝播
加算器９とは合せて２ｎＸ２ｎヒツトの乗算器となるも
ので、乗算アレイ８はＢｏｏｔｈの倍数発生器と桁上げ
保存加算器ツリーから成る乗算器の１部、桁上げ伝播加
算器９は乗算器８の終段の２ｎヒツトの桁上げ伝播加算
を行う。
また、セレクタ３０は補正器６の出力とインクリメンタ
７の出力を切換え、セレクタ３１．３２は加算器９のｄ
力の値を２通り切換える。丸めデコータ３３はセレクタ
３２の値をテコートして丸め上げをするかしないかを決
定し、インクリメンタ１４はセレクタ３０と３１の出力
を連結した値ヲテコーダ３３の指定によって１またはＯ
を加算する（ｅ＋ｎ−１）ビットのインクリメンタ、出
力信号１８はインクリメンタ３４の出力の上位ｅビット
の信号、出力信号１９はインクリメンタ３４の出力の下
位（ｎ−１）ヒツトの信号である。
７の出力を切換え、セレクタ３１．３２は加算器９のｄ
力の値を２通り切換える。丸めデコータ３３はセレクタ
３２の値をテコートして丸め上げをするかしないかを決
定し、インクリメンタ１４はセレクタ３０と３１の出力
を連結した値ヲテコーダ３３の指定によって１またはＯ
を加算する（ｅ＋ｎ−１）ビットのインクリメンタ、出
力信号１８はインクリメンタ３４の出力の上位ｅビット
の信号、出力信号１９はインクリメンタ３４の出力の下
位（ｎ−１）ヒツトの信号である。
次に、第５図の浮動小数点乗算器の動作について述べる
。
。
ＩＥＥＥ７５４標準では仮数部の整数ビットは常に１で
あるため数値表現では省略され、そのため信号３，４で
は、入力した仮数部の値のＭＳＢ側に“１”を付加して
乗算器８に出力している。
あるため数値表現では省略され、そのため信号３，４で
は、入力した仮数部の値のＭＳＢ側に“１”を付加して
乗算器８に出力している。
これら乗算器８．加算器９は乗算ＭａＸＭｂを行い、２
ｎビツトの信号Ｍ（２ｎ−１，０）として出力する。加
算器５ではＥａ＋Ｅｂの指数部加算が行われ、補正器６
から（Ｅａ＋Ｅｂ−Ｂｉ）の値が出力される。
ｎビツトの信号Ｍ（２ｎ−１，０）として出力する。加
算器５ではＥａ＋Ｅｂの指数部加算が行われ、補正器６
から（Ｅａ＋Ｅｂ−Ｂｉ）の値が出力される。
正規化処理は、信号ＭのＭＳＢであるＭ（２ｎ−１）に
よって決定される。
よって決定される。
Ｍ（２−ｎ−１）二〇のとき、
１．０≦ＭａＸＭｂ＜２．０
Ｍｔ ：Ｍ （２ｎ−２，ｎ−１）
Ｅ ｔ＝Ｅａ＋Ｅｂ −Ｂ ｉ
丸め判定に要する信号：Ｍ（ｎ−１，０）Ｍ（２ｎ−１
）＝１のとき、 ２．０≦ＭａＸＭｂ＜４．０ Ｍｔ ：Ｍ （２ｎ−１，ｎ） Ｅｔ＝Ｅａ＋Ｅｂ−Ｂｉ＋１ 丸め判定に要する信号：Ｍ（ｎ、Ｏ）を１ビツト左シフ
トしたもの ・・・・・・（６）セレクタ
３０は（６）式のＥｔ、セレクタ３１は（６）式のＭｔ
、セレクタ３２は（６）式の丸め判定に要する信号を、
信号Ｍ（２ｎ−１）によって選択する。
）＝１のとき、 ２．０≦ＭａＸＭｂ＜４．０ Ｍｔ ：Ｍ （２ｎ−１，ｎ） Ｅｔ＝Ｅａ＋Ｅｂ−Ｂｉ＋１ 丸め判定に要する信号：Ｍ（ｎ、Ｏ）を１ビツト左シフ
トしたもの ・・・・・・（６）セレクタ
３０は（６）式のＥｔ、セレクタ３１は（６）式のＭｔ
、セレクタ３２は（６）式の丸め判定に要する信号を、
信号Ｍ（２ｎ−１）によって選択する。
丸めデコーダ３３は、セレクタ３２の値Ｒ（ｎ、０）を
、次の第１表のようにデコードする。
、次の第１表のようにデコードする。
第１表 丸めデコーダ３３の論理
５＝Ｒ（ｎ−２，０）全ビットのＯＲ
インクリメンタ３４には、セレクタ３１のＭｔ倍信号ら
ＭＳＢ （整数ビット）を除いた値、およびセレクタ３
０のＥｔの値が入力される。丸めデコーダ３３の出力が
１のときは、インクリメンタ３４は入力値＋１を出力し
、丸めデコーダ３３の出力が０のときは、インクリメン
タ３４は入力値をそのまま出力する。仮数部と指数部を
連結してインクリメントすることにより、切上げによっ
て指数部がインクリメントされる場合の処理を行なうこ
とができる。信号１８．１９から浮動小数点乗算結果か
ら出力されるが、信号１９は仮数部から整数ビットを除
いたものである。
ＭＳＢ （整数ビット）を除いた値、およびセレクタ３
０のＥｔの値が入力される。丸めデコーダ３３の出力が
１のときは、インクリメンタ３４は入力値＋１を出力し
、丸めデコーダ３３の出力が０のときは、インクリメン
タ３４は入力値をそのまま出力する。仮数部と指数部を
連結してインクリメントすることにより、切上げによっ
て指数部がインクリメントされる場合の処理を行なうこ
とができる。信号１８．１９から浮動小数点乗算結果か
ら出力されるが、信号１９は仮数部から整数ビットを除
いたものである。
ここで、従来例の浮動小数点乗算器の性能を試算してみ
る。ここでは、ＩＥＥＥ７５４規格の倍精度データを扱
うものとすると、ｅ”１１．ｎ＝５３である。第５図に
おいてクリティカル・ノ（スは、次の通り。
る。ここでは、ＩＥＥＥ７５４規格の倍精度データを扱
うものとすると、ｅ”１１．ｎ＝５３である。第５図に
おいてクリティカル・ノ（スは、次の通り。
桁上げ保存加算器ツリー８ ４０ｎｓｅｃ１０６
ビツト桁上げ伝播加算器９ ３０ｎｓｅｃセレクタ３２
５ｎ式％式％ 〔発明が解決しようとする課題〕 上述した従来例の浮動小数点乗算装置では、演算時間が
長いという欠点がある。
ビツト桁上げ伝播加算器９ ３０ｎｓｅｃセレクタ３２
５ｎ式％式％ 〔発明が解決しようとする課題〕 上述した従来例の浮動小数点乗算装置では、演算時間が
長いという欠点がある。
これは、長いビット長の桁上げ伝播を伴う加算が２カ所
（加算器９とインクリメンタ３４）にあるためであり、
しかも、一方の加算（加算器９）が終了しないともう一
方の加算（インクリメンタ３４）ができない。これらの
加算は、倍精度浮動小数点データではビット幅が大きく
なるため、桁上げ伝播に要する時間が大きい。
（加算器９とインクリメンタ３４）にあるためであり、
しかも、一方の加算（加算器９）が終了しないともう一
方の加算（インクリメンタ３４）ができない。これらの
加算は、倍精度浮動小数点データではビット幅が大きく
なるため、桁上げ伝播に要する時間が大きい。
本発明の目的は、複数の桁上げ伝播加算器を並列に動作
させることにより、１回の桁上げ伝播加算によって丸め
処理まで行ない、演算処理時間を早くした浮動小数点乗
算装置を提供することにある。
させることにより、１回の桁上げ伝播加算によって丸め
処理まで行ない、演算処理時間を早くした浮動小数点乗
算装置を提供することにある。
本発明の浮動小数点乗算器の構成は、乗算を行う二数の
仮数部を入力し桁上げ保存加算器または冗長２進加算器
と桁上げ伝播加算器とを用いて乗算を行う乗算アレイと
、前記二数の指数部を入力し桁上げ保存加算器を用いた
インクリメンタと、これら乗算アレイおよびインクリメ
ンタの出力をそれぞれ入力し同時に動作可能な複数の桁
上げ伝播加算器と、丸め処理の切上げ／切捨てを決定す
る丸めデコーダと、この丸めデコーダと前記乗算アレイ
の乗算結果のＭＳＢの値によって正規化シフトの有無お
よび丸めによる切上げ・切捨ての４通りに対応した前記
各桁上伝播加算器の演算結果を選択するセレクタとを有
することを特徴とする。
仮数部を入力し桁上げ保存加算器または冗長２進加算器
と桁上げ伝播加算器とを用いて乗算を行う乗算アレイと
、前記二数の指数部を入力し桁上げ保存加算器を用いた
インクリメンタと、これら乗算アレイおよびインクリメ
ンタの出力をそれぞれ入力し同時に動作可能な複数の桁
上げ伝播加算器と、丸め処理の切上げ／切捨てを決定す
る丸めデコーダと、この丸めデコーダと前記乗算アレイ
の乗算結果のＭＳＢの値によって正規化シフトの有無お
よび丸めによる切上げ・切捨ての４通りに対応した前記
各桁上伝播加算器の演算結果を選択するセレクタとを有
することを特徴とする。
以下、数式を用いて、本発明の浮動小数点乗算装置につ
いて説明する。浮動小数点乗算において、正規化処理と
丸め処理を考慮すると、以下の４通りに分けられる。
いて説明する。浮動小数点乗算において、正規化処理と
丸め処理を考慮すると、以下の４通りに分けられる。
Ｍｌ＝ （ＭａＸＭｂを２−″の位で切捨てたもの）Ｍ
２＝ （ＭａＸＭｂ／２を２−〇の位で切捨てたもの）
とすると、 ■ Ｍ ａ Ｘ Ｍ ｂ ＜ ２．０ 、かつ丸めが切
捨ての場合■ Ｍａ ＸＭｂ ＜ ２．０ 、かつ丸め
が切上げの場合■ ＭａＸＭｂ≧２０．かつ丸めが切捨
ての場合■ ＭａＸＭｂ≧２０．かつ、丸めが切上げの
場合 となる。■、■でのＭ ｔ ＝ ２．０の場合の処理は
、従来例でも述べた通り、指数部と仮数部を連結して切
上げの加算を行なえば、Ｅｃ、Ｍｃが得られる。従って
、正規化処理と丸め処理を含めた全ての演算結果がこれ
ら４通りの演算により予め用意しておくことができる。
２＝ （ＭａＸＭｂ／２を２−〇の位で切捨てたもの）
とすると、 ■ Ｍ ａ Ｘ Ｍ ｂ ＜ ２．０ 、かつ丸めが切
捨ての場合■ Ｍａ ＸＭｂ ＜ ２．０ 、かつ丸め
が切上げの場合■ ＭａＸＭｂ≧２０．かつ丸めが切捨
ての場合■ ＭａＸＭｂ≧２０．かつ、丸めが切上げの
場合 となる。■、■でのＭ ｔ ＝ ２．０の場合の処理は
、従来例でも述べた通り、指数部と仮数部を連結して切
上げの加算を行なえば、Ｅｃ、Ｍｃが得られる。従って
、正規化処理と丸め処理を含めた全ての演算結果がこれ
ら４通りの演算により予め用意しておくことができる。
次に、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例の浮動小数点乗算装置のブロ
ック図である。この乗算器は工ＥＥＥ７５４標準で短足
された浮動小数点の乗算を行なう。図において、１〜９
は第５図の１〜９と等価のものである。また、１０．１
２は桁上げ保存加算器を用いた丸め処理回路、１３．１
１は（２ｎ十ｅ−２）ヒツトおよび（２ｎ十ｅ−３）ビ
ットの桁上げ伝播加算器、１４．１５は従来例の３３と
同じ論理（第１表参照）を持つ丸めデコーダ、１６は丸
めデコーダ１４，１５の出力と桁上げ伝播加算器のＭＳ
Ｂの値を入力とするデコーダ、１７は桁上げ保存加算器
１３，１１，９、補正器６およびインクリメンタ７の値
をデコーダ１６の指示により選択するセレクタ、１８は
セレクタ１７の上位ｅヒツトの信号、１９はセレクタ１
７の下位（ｎ−１）ビットの信号である。
ック図である。この乗算器は工ＥＥＥ７５４標準で短足
された浮動小数点の乗算を行なう。図において、１〜９
は第５図の１〜９と等価のものである。また、１０．１
２は桁上げ保存加算器を用いた丸め処理回路、１３．１
１は（２ｎ十ｅ−２）ヒツトおよび（２ｎ十ｅ−３）ビ
ットの桁上げ伝播加算器、１４．１５は従来例の３３と
同じ論理（第１表参照）を持つ丸めデコーダ、１６は丸
めデコーダ１４，１５の出力と桁上げ伝播加算器のＭＳ
Ｂの値を入力とするデコーダ、１７は桁上げ保存加算器
１３，１１，９、補正器６およびインクリメンタ７の値
をデコーダ１６の指示により選択するセレクタ、１８は
セレクタ１７の上位ｅヒツトの信号、１９はセレクタ１
７の下位（ｎ−１）ビットの信号である。
次に、この浮動小数点乗算器の動作について述べる。
ＩＥＥＥ７５４標準では仮数部の整数ビットは常に１で
あるため数値表現では省略されている。
あるため数値表現では省略されている。
そのため、信号３，４では、入力した仮数部の値のＭＳ
Ｂ側に“ｌ ｎを付加して乗算器８に出力している。８
，９から成る乗算器は乗算Ｍ ａ Ｘ Ｍ ｂを行ない
、２ｎヒツトの信号Ｍ（２ｎ−１，０）として出力する
。加算器５はＥａ＋Ｅｂの指数部加算を行ない、補正器
６ば（Ｅａ＋Ｅｂ−Ｂｉ）の値を出力する。インクリメ
ンタ７は補正器６の値に１を加え、（Ｅａ＋Ｅｂ−Ｂ
ｉ＋ １）の値を出力する。
Ｂ側に“ｌ ｎを付加して乗算器８に出力している。８
，９から成る乗算器は乗算Ｍ ａ Ｘ Ｍ ｂを行ない
、２ｎヒツトの信号Ｍ（２ｎ−１，０）として出力する
。加算器５はＥａ＋Ｅｂの指数部加算を行ない、補正器
６ば（Ｅａ＋Ｅｂ−Ｂｉ）の値を出力する。インクリメ
ンタ７は補正器６の値に１を加え、（Ｅａ＋Ｅｂ−Ｂ
ｉ＋ １）の値を出力する。
桁上げ伝播加算器９での加算と並行して、丸め処理回路
１０．１２と桁上げ伝播加算器１１，１．３での演算が
行なわれる。
１０．１２と桁上げ伝播加算器１１，１．３での演算が
行なわれる。
第２図は、丸め処理回路１０と桁上げ伝播加算器１１（
または丸め処理回路１２と桁上げ伝播加算器１３）の詳
細なブＩ：＋７り図を示す。図中のｐ、ｑ、ｒの値は、
丸め処理回路１０、加算器１１の場合、ｐ＝２ｎ十ｅ−
３，ｑ＝２ｎ−３゜ｒ＝ｎ−１ 丸め処理回路１２、加算器１３の場合、ｐ＝２ｎ＋ｅ−
２，ｑ＝２ｎ−２，ｒ＝ｎである。丸め処理回路１０．
１２では、丸め位置に１を加える操作は半加算器（Ｈａ
ｌｆ Ａｄｄｅｒ）を用い、桁数に関係無く一定の時間
で加算を行なっている。
または丸め処理回路１２と桁上げ伝播加算器１３）の詳
細なブＩ：＋７り図を示す。図中のｐ、ｑ、ｒの値は、
丸め処理回路１０、加算器１１の場合、ｐ＝２ｎ十ｅ−
３，ｑ＝２ｎ−３゜ｒ＝ｎ−１ 丸め処理回路１２、加算器１３の場合、ｐ＝２ｎ＋ｅ−
２，ｑ＝２ｎ−２，ｒ＝ｎである。丸め処理回路１０．
１２では、丸め位置に１を加える操作は半加算器（Ｈａ
ｌｆ Ａｄｄｅｒ）を用い、桁数に関係無く一定の時間
で加算を行なっている。
丸め処理回路ｌＯと桁上げ伝播加算器１１は、演算原理
で説明した■（ＭａＸＭｂ＜２．０’、かつ、丸めが切
上げ）の場合に相当し、（８）式の演算を行なう。丸め
処理回路１２と桁上げ伝播加算器１３は、■（ＭａＸＭ
ｂ≧２，０．かつ、丸めが切上げ）の場合に相当し、α
ω式の演算を行なう。■と■の場合は、桁上げ伝播加算
器９の出力および補正器６．インクリメンタ７の出力か
ら演算結果が得られる。
で説明した■（ＭａＸＭｂ＜２．０’、かつ、丸めが切
上げ）の場合に相当し、（８）式の演算を行なう。丸め
処理回路１２と桁上げ伝播加算器１３は、■（ＭａＸＭ
ｂ≧２，０．かつ、丸めが切上げ）の場合に相当し、α
ω式の演算を行なう。■と■の場合は、桁上げ伝播加算
器９の出力および補正器６．インクリメンタ７の出力か
ら演算結果が得られる。
ＭａＸＭｂ≧２．０かどうかは、桁上げ伝播加算器９の
ＭＳＢ （Ｍ（２ｎ−１））によって判定ができる。丸
めデコーダ１４はＭａＸＭｂ≧２．０の場合の丸めを判
定し、丸めデコーダ１５はＭ ａ Ｘ Ｍ ｂ＜２．０
の場合の丸めを判定する。デコーダ１６とセレクタ１７
は、次の第２表に示す論理で４通りの乗算結果を選択す
る。
ＭＳＢ （Ｍ（２ｎ−１））によって判定ができる。丸
めデコーダ１４はＭａＸＭｂ≧２．０の場合の丸めを判
定し、丸めデコーダ１５はＭ ａ Ｘ Ｍ ｂ＜２．０
の場合の丸めを判定する。デコーダ１６とセレクタ１７
は、次の第２表に示す論理で４通りの乗算結果を選択す
る。
以下余白
第 ２ 表
次に、本実施例の浮動小数点乗算器の性能を試算してみ
る。ＩＥＥＥ７５４規格の倍精度データを扱うものとす
ると、ｅ”１１．ｎ＝５３である。
る。ＩＥＥＥ７５４規格の倍精度データを扱うものとす
ると、ｅ”１１．ｎ＝５３である。
第１図におけるクリティカル・パスは次の通りである。
桁上げ保存加算器ツリー８ ４０ｎｓｅｃ１０６
ビツト桁上げ伝播加算器９ ３０ｎｓａ：丸めデコーダ
１４，１５ ５ｎｓｅｃデコーダ１６
５ｎｓｅｃ合計
８５ｎ冠または、 桁上げ保存加算器ツリー８ ４０ｎｓｅｃ丸め処
理回路１２ 、 ５ｎｓｅｃ１１５ビッ
ト桁上げ伝播加算器９ ３５ｎｓｅｃ合計
８５ｎ式だものである。第１の実施
例では、３個ある桁上げ伝播加算器９，１１．１３の入
力は、下位（ｎ−１）ビットに関して共通であったが、
本実施例ではこれを共通化している。図において、１〜
９．１４〜１９は第１の実施例のものと等価であり、１
０ａ、１２ａは丸めデコーダ、１１ａ。
ビツト桁上げ伝播加算器９ ３０ｎｓａ：丸めデコーダ
１４，１５ ５ｎｓｅｃデコーダ１６
５ｎｓｅｃ合計
８５ｎ冠または、 桁上げ保存加算器ツリー８ ４０ｎｓｅｃ丸め処
理回路１２ 、 ５ｎｓｅｃ１１５ビッ
ト桁上げ伝播加算器９ ３５ｎｓｅｃ合計
８５ｎ式だものである。第１の実施
例では、３個ある桁上げ伝播加算器９，１１．１３の入
力は、下位（ｎ−１）ビットに関して共通であったが、
本実施例ではこれを共通化している。図において、１〜
９．１４〜１９は第１の実施例のものと等価であり、１
０ａ、１２ａは丸めデコーダ、１１ａ。
１３ａは（ｎ十ｅ １）ビットの桁上げ伝播加算器で
ある。２０は桁上げ伝播加算器９の（ｎ −２）ビット
かう（ｎ−１）ビットへの桁上げ信号、２１は桁上げ伝
播加算器９の（ｎ−１）ビットからｎビットへの桁上げ
信号である。
ある。２０は桁上げ伝播加算器９の（ｎ −２）ビット
かう（ｎ−１）ビットへの桁上げ信号、２１は桁上げ伝
播加算器９の（ｎ−１）ビットからｎビットへの桁上げ
信号である。
第４図は、これら１０ａ、ｌｌａまたは１２ａ、１３ａ
の詳細なブロック図である。この図が、第２図と異なる
点は、桁上げ伝播加算器１１゜１３０下位桁が無くなり
、最下位桁のキャリー人力に信号２０または信号２１を
入力している所である。また、指数部の最下位桁に半加
算器を挿入してｌまたは０を加算することによって、丸
め処理回路１２ａ、１０ａの指数部入力を両方とも補正
器６としている。
の詳細なブロック図である。この図が、第２図と異なる
点は、桁上げ伝播加算器１１゜１３０下位桁が無くなり
、最下位桁のキャリー人力に信号２０または信号２１を
入力している所である。また、指数部の最下位桁に半加
算器を挿入してｌまたは０を加算することによって、丸
め処理回路１２ａ、１０ａの指数部入力を両方とも補正
器６としている。
本実施例での演算時間は、第１の実施例と同一であるが
、桁上げ伝播加算器のハードウェア量が計（２ｎ−１）
ビット削減されており、ＩＥＥＥ７５４の倍精度浮動小
数点では、ｎ＝５３なので、計１０５ビット削減された
ことになる。
、桁上げ伝播加算器のハードウェア量が計（２ｎ−１）
ビット削減されており、ＩＥＥＥ７５４の倍精度浮動小
数点では、ｎ＝５３なので、計１０５ビット削減された
ことになる。
この図から容易に推測できるように、丸め処理回路１０
ａ、１２ａに用いた半加算器のほとんどで共通にできる
ので、桁上げ伝播加算器１１ａ。
ａ、１２ａに用いた半加算器のほとんどで共通にできる
ので、桁上げ伝播加算器１１ａ。
１３ａの入力信号はほとんど共通となり、加算器の入力
ゲートをこれらの間で共有することが可能となる。
ゲートをこれらの間で共有することが可能となる。
これら実施例の桁上げ伝播加算器は、桁上げ先見機構を
用いた加算器（Ｃａｒｒｙ Ｌｏｏｋ−Ａｈｅａｄ Ａ
ｄｄｅｒ）でもよいし、桁上げ選択加算器（Ｃａｒｒｙ
Ｓｅｌｅｃｔ Ａｄｄｅｒ）でもよい。また、桁上げ選
択加算器は、通常の桁上げ伝播加算器よりもハードウェ
ア量が２倍程度になるが、加算器の入力ゲートをｌｌａ
と１３ａとで共有する場合は、互いの加算器を共有する
ことによって、ハードウェア量の増加を抑えることもで
きる。
用いた加算器（Ｃａｒｒｙ Ｌｏｏｋ−Ａｈｅａｄ Ａ
ｄｄｅｒ）でもよいし、桁上げ選択加算器（Ｃａｒｒｙ
Ｓｅｌｅｃｔ Ａｄｄｅｒ）でもよい。また、桁上げ選
択加算器は、通常の桁上げ伝播加算器よりもハードウェ
ア量が２倍程度になるが、加算器の入力ゲートをｌｌａ
と１３ａとで共有する場合は、互いの加算器を共有する
ことによって、ハードウェア量の増加を抑えることもで
きる。
以上説明したように、本発明による浮動小数点乗算装置
は、次の効果を有する。
は、次の効果を有する。
（１）演算時間が短い。
従来例の浮動小数点乗算器が桁上げ伝播を伴う加算を２
回行なうのに対し、本発明では１回の加算で済み、その
ため従来例で１０５ｎｓｅｃかかった処理を、８５ｎｓ
ａ＝で行ない、約１．２倍の高速化がなされたことにな
る。
回行なうのに対し、本発明では１回の加算で済み、その
ため従来例で１０５ｎｓｅｃかかった処理を、８５ｎｓ
ａ＝で行ない、約１．２倍の高速化がなされたことにな
る。
（２ン ハードウェア量はほとんど増加しない。
ＩＥＥＥ７５４規格の倍精度浮動小数点乗算器を想定す
ると、従来例では計１６９ビットの桁上げ伝播加算器が
仮数部の演算に必要であったが、第１の実施例では計３
３８ビットだが、第２の実施例では計２３３ビット （
実施例の１．４倍）で済む。浮動小数点乗算器のハード
ウェア量のほとんどは、乗算アレイ８で占められている
ため、第２の実施例による浮動小数点乗算器全体のハー
ドウェア量は従来例の１．１〜１．２倍程度である。
ると、従来例では計１６９ビットの桁上げ伝播加算器が
仮数部の演算に必要であったが、第１の実施例では計３
３８ビットだが、第２の実施例では計２３３ビット （
実施例の１．４倍）で済む。浮動小数点乗算器のハード
ウェア量のほとんどは、乗算アレイ８で占められている
ため、第２の実施例による浮動小数点乗算器全体のハー
ドウェア量は従来例の１．１〜１．２倍程度である。
第１図は本発明の第１の実施例のハードウェア構成を示
すブロック図、第２図は第１図の丸め処理回路のブロッ
ク図、第３図は本発明の第２の実施例のハードウェア構
成を示すブロック図、第４図は第３図の丸め処理回路の
ブロック図、第５図は従来例の浮動小数点乗算装置の構
成を示すブロック図である。 １．２・・・・・・指数部入力信号、３，４・・・・・
・仮数部入力信号５５・・・・・・指数部加算器、６・
・・・・・補正器、７．３４・・・・・・インクリメン
タ、８・・・・・・乗算アレイ、９，１１，１３，１１
ａ、１３ａ−桁上げ伝播加算器、１０，１２，１０ａ、
１２ａ・・・・・・丸め処理回路、１４，１５．３３・
・・・・・丸めデコ−１’、１６・・・・・・デコーダ
、１７．３０〜３２・・・・・・セレクタ、１８・・・
・・・指数部出力信号、１９・・・・・・仮数部出力信
号。 代理人 弁理士 内 原 晋
すブロック図、第２図は第１図の丸め処理回路のブロッ
ク図、第３図は本発明の第２の実施例のハードウェア構
成を示すブロック図、第４図は第３図の丸め処理回路の
ブロック図、第５図は従来例の浮動小数点乗算装置の構
成を示すブロック図である。 １．２・・・・・・指数部入力信号、３，４・・・・・
・仮数部入力信号５５・・・・・・指数部加算器、６・
・・・・・補正器、７．３４・・・・・・インクリメン
タ、８・・・・・・乗算アレイ、９，１１，１３，１１
ａ、１３ａ−桁上げ伝播加算器、１０，１２，１０ａ、
１２ａ・・・・・・丸め処理回路、１４，１５．３３・
・・・・・丸めデコ−１’、１６・・・・・・デコーダ
、１７．３０〜３２・・・・・・セレクタ、１８・・・
・・・指数部出力信号、１９・・・・・・仮数部出力信
号。 代理人 弁理士 内 原 晋
Claims (1)
- 乗算を行う二数の仮数部を入力し桁上げ保存加算器ま
たは冗長２進加算器と桁上げ伝播加算器とを用いて乗算
を行う乗算アレイと、前記二数の指数部を入力し桁上げ
保存加算器を用いたインクリメンタと、これら乗算アレ
イおよびインクリメンタの出力をそれぞれ入力し同時に
動作可能な複数の桁上げ伝播加算器と、丸め処理の切上
げ／切捨てを決定する丸めデコーダと、この丸めデコー
ダと前記乗算アレイの乗算結果のＭＳＢの値によって正
規化シフトの有無および丸めによる切上げ・切捨ての４
通りに対応した前記各桁上伝播加算器の演算結果を選択
するセレクタとを有することを特徴とする浮動小数点乗
算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292879A JPH04165530A (ja) | 1990-10-30 | 1990-10-30 | 浮動小数点乗算装置 |
| US07/783,684 US5150320A (en) | 1990-10-30 | 1991-10-29 | Floating-point multiplier device comprising three carry propagate adders operable in parallel |
| DE69130756T DE69130756T2 (de) | 1990-10-30 | 1991-10-30 | Gleitkommamultipliziergerät mit drei Übertragsfortpflanzungsaddierern, welche in parallel arbeiten können |
| EP91118571A EP0483834B1 (en) | 1990-10-30 | 1991-10-30 | Floating-point multiplier device comprising three carry propagate adders operable in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292879A JPH04165530A (ja) | 1990-10-30 | 1990-10-30 | 浮動小数点乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165530A true JPH04165530A (ja) | 1992-06-11 |
Family
ID=17787562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292879A Pending JPH04165530A (ja) | 1990-10-30 | 1990-10-30 | 浮動小数点乗算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5150320A (ja) |
| EP (1) | EP0483834B1 (ja) |
| JP (1) | JPH04165530A (ja) |
| DE (1) | DE69130756T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408426A (en) * | 1992-03-17 | 1995-04-18 | Hitachi, Ltd. | Arithmetic unit capable of performing concurrent operations for high speed operation |
| US5539684A (en) * | 1993-12-10 | 1996-07-23 | Motorola, Inc. | Method and apparatus for calculating floating point exponent values |
| US5430668A (en) * | 1994-03-07 | 1995-07-04 | Nec Corporation | Floating point multiplier capable of easily performing a failure detection test |
| EP0735458B1 (en) * | 1995-03-28 | 2001-05-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method for memorizing membership functions and the related circuit for calculating the grade of membership of the antecedents of fuzzy rules |
| US5619439A (en) * | 1995-07-05 | 1997-04-08 | Sun Microsystems, Inc. | Shared hardware for multiply, divide, and square root exponent calculation |
| US6298369B1 (en) | 1998-09-30 | 2001-10-02 | Stmicroelectronics, Inc. | High speed multiplier |
| US6697833B2 (en) * | 2001-01-18 | 2004-02-24 | International Business Machines Corporation | Floating-point multiplier for de-normalized inputs |
| US8239440B2 (en) * | 2008-03-28 | 2012-08-07 | Oracle America, Inc. | Processor which implements fused and unfused multiply-add instructions in a pipelined manner |
| GB2622034A (en) * | 2022-08-31 | 2024-03-06 | Imagination Tech Ltd | Efficient floating point squarer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101215A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979350A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | 浮動小数点演算装置 |
| JPS61213927A (ja) * | 1985-03-18 | 1986-09-22 | Hitachi Ltd | 浮動小数点演算処理装置 |
| JPH069028B2 (ja) * | 1986-02-18 | 1994-02-02 | 日本電気株式会社 | 演算装置 |
| JPH0644225B2 (ja) * | 1986-03-27 | 1994-06-08 | 日本電気株式会社 | 浮動小数点丸め正規化回路 |
| US4849923A (en) * | 1986-06-27 | 1989-07-18 | Digital Equipment Corporation | Apparatus and method for execution of floating point operations |
| US4866652A (en) * | 1987-09-01 | 1989-09-12 | Weitek Corporation | Floating point unit using combined multiply and ALU functions |
| US4972362A (en) * | 1988-06-17 | 1990-11-20 | Bipolar Integrated Technology, Inc. | Method and apparatus for implementing binary multiplication using booth type multiplication |
| US4975868A (en) * | 1989-04-17 | 1990-12-04 | International Business Machines Corporation | Floating-point processor having pre-adjusted exponent bias for multiplication and division |
| JP2511527B2 (ja) * | 1989-07-14 | 1996-06-26 | 日本電気株式会社 | 浮動小数点演算器 |
-
1990
- 1990-10-30 JP JP2292879A patent/JPH04165530A/ja active Pending
-
1991
- 1991-10-29 US US07/783,684 patent/US5150320A/en not_active Expired - Fee Related
- 1991-10-30 EP EP91118571A patent/EP0483834B1/en not_active Expired - Lifetime
- 1991-10-30 DE DE69130756T patent/DE69130756T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101215A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69130756D1 (de) | 1999-02-25 |
| EP0483834A3 (en) | 1993-03-31 |
| EP0483834B1 (en) | 1999-01-13 |
| EP0483834A2 (en) | 1992-05-06 |
| DE69130756T2 (de) | 1999-09-09 |
| US5150320A (en) | 1992-09-22 |
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