JPH0644225B2 - 浮動小数点丸め正規化回路 - Google Patents

浮動小数点丸め正規化回路

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JPH0644225B2 JP61070117A JP7011786A JPH0644225B2 JP H0644225 B2 JPH0644225 B2 JP H0644225B2 JP 61070117 A JP61070117 A JP 61070117A JP 7011786 A JP7011786 A JP 7011786A JP H0644225 B2 JPH0644225 B2 JP H0644225B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、浮動小数点データの丸め正規化演算を実行す
る回路の構成に関し、特に高速な浮動小数点演算を意図
し、２の補数表現の数値データに対し並列に丸め、正規
化及びオーバーフローに伴う訂正機能等を含む演算処理
を行う回路に関する。
従来の技術 浮動小数点演算では数表現範囲は確保されるが精度を保
つためには正規化処理、丸め処理が必要になる。またこ
れらの処理中に発生するオーバーフローの訂正処理など
を含めるとその処理は複雑で、この処理に伴う時間とハ
ードウエア量は相反関係にあることが多い。特に高速な
演算処理では、ハードウェアが膨大になり、形式化され
たデータ表現を探ることも困難である。
一般的に、２の補数表現のデータは高速な数値演算処理
に有利であるので、浮動小数点データ表現の中にもこれ
を取入れることも可能である。高速浮動小数点演算で無
限大、無効データ等の細かい例外処理を伴わない機能に
おいても、丸め正規化処理ルーチンは仮数データのビッ
トパターンを解読し、先行の“０”或いは“１”検出、
この値に応じてシフト量の制御信号を生成することが提
案されている。
こうした動作は一般にシフトアンドカウント（ＳＡＣ）
と呼ばれ、例えば特願昭58-82079号には、シフト量を制
御する制御線を直接出力するビットパターン解読回路が
開示されている。このシフト量制御信号に応じて仮数部
データの左シフトをする。この仮数部データの左シフト
は高速演算処理ではバレルシフタ等で並列に処理され
る。同時にシフト量に応じた値を指数部より差し引く、
また差し引きにより指数部アンダーフローが発生した場
合の訂正を行う。
次に四捨五入の丸め処理では、仮数部の切捨て桁のビッ
トパターンに応じての加算演算、仮数部オーバーフロー
が発生した場合、仮数部を１ビット右に引き戻しシフト
を行い指数部に１を加算する処理等を行う。この加算処
理でもオーバーフロー処理などが必要である。
これらの丸め処理と正規化処理は、一般に、関連した動
作機能として扱われることが多く、これらの処理は仮数
部のオーバーフロー訂正、復回機能、指数部のオーバー
・アンダーフロー訂正、データ貼付け機能を伴ってい
る。
発明が解決しようとする問題点 上述した浮動少数点丸め正規化処理を高速に実行する演
算回路は並列ハードワイヤード論理で構成されるが、オ
ーバーフロー訂正は演算処理の結果に応じて処理を開始
することから高速動作のネックになるだけでなく、多く
の付加的ハードウェアを要し、これも又、ＬＳＩ（大規
模集積回路）で演算処理を構成する場合においてもデバ
イス動作のスピード障害ともなっていた。
本発明の目的は、上記した従来技術の問題を解決するこ
とにあり、より詳細にはハードウェア量も少なく、演算
速度の高い浮動小数点丸め正規化回路を提供することに
ある。
問題点を解決するための手段 本発明は、被正規化データの仮数部データビットパター
ンを解読し、先行する“０”或いは“１”を検出し、こ
れに対応するビットをアクティブにする制御信号を作
り、この制御信号によってバレルシフタ等の正規化処理
回路のシフト値入力端子に直接入力して仮数ビットを左
シフトする様操作するシフト後、加算機により丸め処理
を行う。
丸め処理は仮数データの切捨て桁のビットによって操作
される加算処理であるが、これと同時に、加算処理でオ
ーバーフローの発生の有無を検出し、オーバーフローが
生じた場合、結果を１ビット右に引き戻す。
また正規化処理回路の制御信号はエンコードされ、この
シフトに応じたデジタル値の２つの補数を出力し、この
出力と、オーバーフロー情報を示す信号と被正規化デー
タの指数部データとを加算器で演算するよう構成されて
いる。
正規化による仮数部左シフトに伴う指数部データからの
シフト量の減算演算と、仮数部データの丸め処理に伴う
オーバーフロー訂正に因る指数部データの加算演算とを
エンコーダ出力をこの補数にすることで単一の加算回路
で可能にし、演算回路のハードウェア量を削減し、演算
の回数を削減することで演算速度においても著しく有効
である。
実施例 次に本発明を添付の図面を参照して実施例により説明す
る。第１図は本発明の１実施例に従う丸め正規化処理回
路の構成ブロック図である。入力データは指数部８ビッ
ト、仮数部24ビットのデータで、これを正規化し、仮数
部を16ビットで丸め処理して指数部、仮数部で合計24ビ
ットのデータとして出力する。
参照番号１は、仮数部データのビットパターンを解読
し、先行の“０”または“１”を検出し、これに応じた
シフト値の制御信号を生成する回路である。一方、仮数
データは正規化回路２に入力される。この正規化処理回
路２は、制御信号に基づき仮数部データをシフトするバ
レルシフタから構成される。
バレルシフタ２は正規化処理後の上位17ビットを出力
し、その最下位ビットのビットパターンに応じてビット
パターン検出回路３がその繰り上げまたは切り捨てを判
断する。丸め処理４はＡＬＵ等の加算演算可能な演算ユ
ニットから構成され、バレルシフタ２の出力の上位16ビ
ットとビットパターン検出回路３の出力との加算処理を
行う。オーバーフロー検出回路５は、この加算処理のオ
ーバーフローを検出し、丸め処理回路４の出力を受ける
シフタ６を制御する。
一方、エンコーダ７は制御信号生成回路１からの制御信
号をエンコードし、シフト量に応じたデジタル値の２の
補数を出力する。
指数部データの正規化、丸め処理回路８は被正規化デー
タの指数部データ12と、エンコーダ７の出力14と、オー
バーフロー検出回路５の出力とを入力とし、これらを加
算処理するＡＬＵ等で構成されている。この加算処理で
のオーバーフローは第２のオーバーフロー検出回路９で
検出され、その出力は、シフタ等で構成される指数部デ
ータの訂正回路10に入力される。
次に、上記に構成を説明した本発明の実施例の動作につ
いて説明する。
本実施例においては、上記の如く、入力データは24ビッ
トの仮数部データ11および８ビットの指数部データ12か
ら構成される。これらの仮数部データ11および指数部デ
ータ12は共に２の補数で表現され、仮数部データ11は非
正規化の状態で入力されている。
まず、仮数部データ部１の処理について説明すると、仮
数部データ部11は制御信号生成回路１およびバレルシフ
タ２に並列入力される。
制御信号生成回路１は仮数部データのビットパターンを
解読し、先行の“０”あるいは“１”を検出し、これに
応じたシフト量の制御信号13を生成、出力する。さらに
詳細には、制御信号生成回路１は、仮数部データ11の最
上位ビットを解読し、当該最上位ビットが“０”であれ
ば、最上位から先行する“１”のビットパターンを検出
し、当該最上位ビットが“１”であれば、最上位から先
行す“０”のビットパターンを検出し、制御信号として
先行する“１”または“０”が検出されたビット出力だ
け“１”で、他は“０”の２４本の制御信号を出力す
る。
バレルシフタ２は、制御信号13により、入力データの仮
数部データ11を０〜23ビットシフトするよう構成されて
いる。即ち、最上位ビットと相違する値の最上位から先
行する“１”または“０”のビットが、最上位からｎビ
ット目に検出されると、バレルシフタ２は入力データの
仮数部11を（ｎ−２）ビットだけ左シフトする。換言す
ると、24ビットからなる制御信号の“１”のビットの最
上位からの位置をｎ番目とすると、バレルシフタ２は仮
数部データ11を（ｎ−２）だけ左シフトして正規化す
る。
バレルシフタ２はシフト後の仮数部データのうち最上位
から16ビット目までを出力信号15としてＡＬＵ４に出力
し、17ビット目を出力信号15′としてビットパターン検
出回路３に出力する。
ビットパターン検出回路３では、17ビット目の信号15′
を16ビット目に切り上げするか否かを判断する。例え
ば、17ビット目の信号が“１”のときは“１”を信号16
としてＡＬＵ４に出力し、“０”のときは“０”を出力
して、16ビットの出力信号15をＡＬＵ４で加算処理す
る。ＡＬＵ４での加算処理でのオーバーフローはオーバ
ーフロー検出回路５により検出し、その検出番号19によ
りシフタ６が制御される。
シフタ６はＡＬＵ４からの16ビットの信号17をオーバー
フロー検出信号19によってシフト処理する。すなわち、
ＡＬＵ４での加算処理でオーバーフローがあったときは
信号17を右に１ビットシフトして丸め処理を完了する。
一方、入力データの指数部データの処理について説明す
ると、制御信号生成回路１からの制御信号13がエンコー
ダ７に入力される。エンコーダ７は、制御信号13が指示
するバレルシフタ２における仮数部データの左シフト数
（２−ｎ）のディジタル値の２の補数を信号14として出
力する。
第１表を参照して制御信号生成回路１、バレルシフタ２
およびエンコーダ７の動作を説明する。
24ビットからなる被正規化データの仮数部データの最上
位ビットが“０”のときは、先行する“１”のビットの
みを“１”として、他が“０”の24ビットの制御信号13
を生成する。上述したように制御信号13の最上位から数
えて“１”のビットパターンのビット位置までに相当す
る数をｎとすると、バレルシフタ２は仮数部データ11を
（ｎ−２）だけ左シフトする。これに対してエンコーダ
７は制御信号13をエンコードし、左シフト数（ｎ−２）
に相当する５ビットのディジタル値の２き補数を信号14
として出力する。
入力データの仮数部データ11の最上位ビットが“１”の
ときは、上述の通り、制御信号生成回路は最上位から先
行する“０”を検出し、検出したビットのみを“１”と
し、他は“０”の24ビットの制御信号を生成する。バレ
ルシフタ２およびエンコーダ７の動作は制御信号13に基
づき、仮数部データの最上位ビットが“０”のときと同
様である。
（ｎ−２）のディジタル値の２の補数である５ビットの
出力信号14はＡＬＵ８に入力される。さらに、仮数部デ
ータの正規化、丸め処理回路４のオーバーフロー検出回
路５のオーバーフロー検出信号19もＡＬＵ８に入力され
る。
ＡＬＵ８は、入力データの仮数部データ12と、信号14お
よび19との加算処理を行う。この加算処理でのオーバー
フローはオーバーフロー検出回路９で検出され、オーバ
ーフロー検出信号24によってシフタから構成される訂正
回路10は、ＡＬＵ８の出力信号22を１ビットだけ右シフ
トする。
以上のようにして正規化、丸め処理後の仮数部データ20
および指数部データ25が得られる。
発明の効果 以上説明したように正規化処理の仮数部シフト制御信号
をエンコードするとき、シフト量のデータの２つの補数
を出力するよう回路を構成することで正規化に伴う指数
部の減算、丸め処理のオーバーフロー訂正に伴う指数部
の加算処理が一つの加算回路で行うとこが可能になり、
ハードウェア量を削減するばかりか演算速度においても
著しく有効な構成を提供するものである。
【図面の簡単な説明】
第１図は本発明の浮動小数点丸め正規化回路の一実施例
の構成を示すブロック図である。 （主な参照番号） １……制御信号生成回路 ２……バレルシフタ ３……ビットパターン検出回路 ４……丸め処理回路、 ５……オーバーフロー検出回路 ６……オーバーフロー訂正のためのシフタ ７……仮数部シフタ制御線のエンコーダ ８……指数部データの正規化回路 ９……指数部演算でのオーバーフロー検出回路 10……指数部演算での訂正回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】指数部データおよび仮数部データから成る
    浮動小数点表現の被正規化データの丸め正規化回路であ
    って、仮数部データのビットパターンを解読し、正規化
    処理に要する仮数部データのシフト量を検出し、このシ
    フト量に応じシフタ等を制御する制御信号を生成する手
    段と、前記制御信号をエンコードし、シフト量に応じた
    デジタル値の２の補数を出力するエンコーダと、前記制
    御信号により被正規化データの仮数部データをシフトし
    て正規化するシフタと、前記正規化シフト処理後の仮数
    部データに対し、任意ビットに対する丸め処理を行う手
    段と、該丸め処理における仮数部データのオーバーフロ
    ーを検出する手段と、このオーバーフロー発生に応じ仮
    数部データのビットパターンに対する１ビットのシフト
    引き戻し処理回路と、被正規データの指数部データを、
    前記エンコーダの出力と、前記丸め処理における仮数部
    データのオーバーフローを検出する手段の出力とに基ず
    き処理する手段とを備えることを特徴とする浮動小数点
    丸め正規化回路。
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