JPH04165606A - チップ・ビーズインダクタとその製造方法 - Google Patents
チップ・ビーズインダクタとその製造方法Info
- Publication number
- JPH04165606A JPH04165606A JP29245290A JP29245290A JPH04165606A JP H04165606 A JPH04165606 A JP H04165606A JP 29245290 A JP29245290 A JP 29245290A JP 29245290 A JP29245290 A JP 29245290A JP H04165606 A JPH04165606 A JP H04165606A
- Authority
- JP
- Japan
- Prior art keywords
- holes
- chip
- conductive paste
- conductor
- bead inductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011324 bead Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004020 conductor Substances 0.000 claims abstract description 21
- 229910000859 α-Fe Inorganic materials 0.000 claims description 8
- 239000011230 binding agent Substances 0.000 claims description 4
- 239000000696 magnetic material Substances 0.000 claims description 4
- 239000000843 powder Substances 0.000 claims description 4
- 239000002994 raw material Substances 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000010304 firing Methods 0.000 claims description 3
- 238000002788 crimping Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 abstract 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、面実装に適したチップ・ビーズインダクタと
その製造方法に関する。
その製造方法に関する。
［従来の技術］
面実装技術に対応した従来のチップ・ビーズインダクタ
は、フェライト磁性素体の内部に銀、銀・パラジウム等
の導電体を内装したフェライト磁性体シートを積層し、
前記導電体の両端を該磁性体素体の両端に導出し、素体
の両端に設けられた外部電極と接続して構成されている
。第５図（ｂ）はその完成外観図であって、同図（ａ）
は積層分解図、同図（ｃ）は回路構成図である。
は、フェライト磁性素体の内部に銀、銀・パラジウム等
の導電体を内装したフェライト磁性体シートを積層し、
前記導電体の両端を該磁性体素体の両端に導出し、素体
の両端に設けられた外部電極と接続して構成されている
。第５図（ｂ）はその完成外観図であって、同図（ａ）
は積層分解図、同図（ｃ）は回路構成図である。
このようなチップ・ビーズインダクタの製造方法を第５
図を参照して説明する。例えば、Ｎｉ・Ｚｎ系のフェラ
イト原料粉末と有機バインダとを混合し、長尺なシート
状に成形する。長尺なフェライト磁性体シート１は、例
えばチップ用シートが数百個分とれる所定の寸法に切断
したシートを用意し、該シート上に導電性ペーストを用
いて、所定の間隔を保って平行に線状の内部電極２とな
るパターンを印刷形成する。次いでこれらのシートを積
み重ねて、その上下に前記印刷のなされていないシート
をそれぞれ重ねて圧着し、前記第５図（ｂ）の外観図に
示すチップ形状になるよう所定寸法に切断１．て焼成し
、該焼成体の両端に導電性ペーストを塗布し、該導電性
ペーストを焼付けて外部電極３を形成してチップ・ビー
ズインダクタを得る。
図を参照して説明する。例えば、Ｎｉ・Ｚｎ系のフェラ
イト原料粉末と有機バインダとを混合し、長尺なシート
状に成形する。長尺なフェライト磁性体シート１は、例
えばチップ用シートが数百個分とれる所定の寸法に切断
したシートを用意し、該シート上に導電性ペーストを用
いて、所定の間隔を保って平行に線状の内部電極２とな
るパターンを印刷形成する。次いでこれらのシートを積
み重ねて、その上下に前記印刷のなされていないシート
をそれぞれ重ねて圧着し、前記第５図（ｂ）の外観図に
示すチップ形状になるよう所定寸法に切断１．て焼成し
、該焼成体の両端に導電性ペーストを塗布し、該導電性
ペーストを焼付けて外部電極３を形成してチップ・ビー
ズインダクタを得る。
このチップ・ビーズインダクタは、回路基板等の導電ラ
ンドに前記ビーズチップの外部電極を配［し５、半田付
けして用いられている。
ンドに前記ビーズチップの外部電極を配［し５、半田付
けして用いられている。
［発明が解決しようとする課題］
前記従来のチップ・ビーズインダクタは、第５図（ｅ）
の回路構成図に示したように磁性体内に内部電極２とな
る導体が並列に配置され、それらの端末が外部電極３に
接続されて構成されているので、インダクタが並列に接
続された構成となって、インダクタンスは小さくなり、
かつ、それぞれの導体は印刷法によって形成されたもの
て膜厚が薄く許容電流容量か小さいという課題があった
。
の回路構成図に示したように磁性体内に内部電極２とな
る導体が並列に配置され、それらの端末が外部電極３に
接続されて構成されているので、インダクタが並列に接
続された構成となって、インダクタンスは小さくなり、
かつ、それぞれの導体は印刷法によって形成されたもの
て膜厚が薄く許容電流容量か小さいという課題があった
。
したかって、本発明の目的は、インダクタンスが大きく
、かつ許容電流容量の大きいチップ・ビーズインダクタ
およびその製造方法を提供することにある。
、かつ許容電流容量の大きいチップ・ビーズインダクタ
およびその製造方法を提供することにある。
し課題を解決するための手段］
本発明者は、Ｊ、記［−１的を達成すべく研究を進め、
従来のインダクタにおける内部電極となる導体が磁性体
内に並列に配置され、しかもそれぞれの導体か印刷法に
よって形成されたものであることに対し、磁性体の積層
体内部に貫通孔を設け、この貫通孔に導電性ペーストを
充填し、焼成して得られる導体がチップ端面に施される
外部電極に導出するようにすれば一路の導体によってイ
ンダクタンスを有し、許容電流容量の大きいチップ・ビ
ーズインダクタが得られることを見出し本発明に到達し
た。
従来のインダクタにおける内部電極となる導体が磁性体
内に並列に配置され、しかもそれぞれの導体か印刷法に
よって形成されたものであることに対し、磁性体の積層
体内部に貫通孔を設け、この貫通孔に導電性ペーストを
充填し、焼成して得られる導体がチップ端面に施される
外部電極に導出するようにすれば一路の導体によってイ
ンダクタンスを有し、許容電流容量の大きいチップ・ビ
ーズインダクタが得られることを見出し本発明に到達し
た。
すなわち、本発明は第１に、積層されたツユライト磁性
体の内部に貫通孔を有し、該貫通孔に導電性ペーストを
焼成して成る導体を具備【−５、該導体が前記磁性体の
両端に形成された電極に導出されていることを特徴とす
るチップ・ビーズインダクタ；および 第２に、フェライト原料粉末と有機バインダーを混合し
てシート状に成形し、該シートの所定位置に貫通孔を設
け、該貫通孔に導電性ペーストを充填し、これらシート
を貫通孔が一致して重なる配置で積み重ね、圧着して得
られる積層体をチップ形状に裁断した後、該チップを焼
成し、導電性ペーストが焼成されてできた導体が露出し
ている該焼成体両端面にそれぞれ導電性ペーストを塗布
し、焼付けして外部電極とすることを特徴とするチップ
・ビーズインダクタの製造方法を提供するものである。
体の内部に貫通孔を有し、該貫通孔に導電性ペーストを
焼成して成る導体を具備【−５、該導体が前記磁性体の
両端に形成された電極に導出されていることを特徴とす
るチップ・ビーズインダクタ；および 第２に、フェライト原料粉末と有機バインダーを混合し
てシート状に成形し、該シートの所定位置に貫通孔を設
け、該貫通孔に導電性ペーストを充填し、これらシート
を貫通孔が一致して重なる配置で積み重ね、圧着して得
られる積層体をチップ形状に裁断した後、該チップを焼
成し、導電性ペーストが焼成されてできた導体が露出し
ている該焼成体両端面にそれぞれ導電性ペーストを塗布
し、焼付けして外部電極とすることを特徴とするチップ
・ビーズインダクタの製造方法を提供するものである。
［作 用］
本発明の方法によれば、磁性体の積層体の内部に貫通孔
を設け、該貫通孔に導電性ペーストを充填し焼成してチ
ップ・ビーズインダクタを構成し、その結果、磁性体の
内部を貫通する一路の導体によってインダクタンスを得
ているので、高いインピーダンスか得られ、かつ導体か
太い線状に形成されているので、許容電流容量か大きい
チップ・ビーズインダクタとすることかできる。
を設け、該貫通孔に導電性ペーストを充填し焼成してチ
ップ・ビーズインダクタを構成し、その結果、磁性体の
内部を貫通する一路の導体によってインダクタンスを得
ているので、高いインピーダンスか得られ、かつ導体か
太い線状に形成されているので、許容電流容量か大きい
チップ・ビーズインダクタとすることかできる。
以下、実施例により本発明をさらに詳細に説′明する。
［実施例１コ
第１図（ａ）〜（ｅ）は本発明の一実施例におけるチッ
プ・ピースインダクタの製作工程を説明するための斜視
図、および同図（ｆ）はその回路構成図であって、これ
らを参照して以下説明する。
プ・ピースインダクタの製作工程を説明するための斜視
図、および同図（ｆ）はその回路構成図であって、これ
らを参照して以下説明する。
まず、Ｎｉ−Ｚｎ系フェライト原料粉末に有機バインダ
ーを混合したスラリーをドクターブレード法によって厚
さＯ，４ｍａ＋の磁性体シート１とした。
ーを混合したスラリーをドクターブレード法によって厚
さＯ，４ｍａ＋の磁性体シート１とした。
次いてシートサイズを１ｏｏｘ １．２０ｍ１ｍに切断
して調製し、そのシートの中に３．６１ピツチで０ 、
８ｍｍの貫通孔４を縦２２個、横２８個等間隔穿孔した
（同図（ａ）参照）。内部電極２となる導電性材料には
Ａｇ−Ｐｄ１ｌｌ［ペーストを用い、前記貫通孔４にス
クリーン印刷法によって充填した（同図（ｂ）参照）。
して調製し、そのシートの中に３．６１ピツチで０ 、
８ｍｍの貫通孔４を縦２２個、横２８個等間隔穿孔した
（同図（ａ）参照）。内部電極２となる導電性材料には
Ａｇ−Ｐｄ１ｌｌ［ペーストを用い、前記貫通孔４にス
クリーン印刷法によって充填した（同図（ｂ）参照）。
これらのシートを貫通孔か一致するよう８枚分重ね、圧
着しく同図（ｃ）の積層分解図および積層体を示す同図
（ｄ）参照） 、３．６１ｇ＋ピッチで裁断した。なお
、上記第１図では、すべて裁断後のチップ１素子分につ
いて図示した。
着しく同図（ｃ）の積層分解図および積層体を示す同図
（ｄ）参照） 、３．６１ｇ＋ピッチで裁断した。なお
、上記第１図では、すべて裁断後のチップ１素子分につ
いて図示した。
裁断されたチップは両端に貫通孔４が露出し、貫通孔に
は導電性ペーストが充填されていた。
は導電性ペーストが充填されていた。
このようなチップ素子を１．０５０℃で焼成し、前記導
電体の存する端面にＡｇペーストを塗布し、９００℃で
焼付けた後、Ａｇの表面に半田メツキを施して外部電極
３とした（同図（ｅ）完成外観図参照）。同図（ｆ）は
このチップの回路構成図である。
電体の存する端面にＡｇペーストを塗布し、９００℃で
焼付けた後、Ａｇの表面に半田メツキを施して外部電極
３とした（同図（ｅ）完成外観図参照）。同図（ｆ）は
このチップの回路構成図である。
［実施例２］
第２図および第３図は本発明の他の実施例を示す図であ
って、それぞれ図（ａ）はチップ・ビーズインダクタの
斜視図、同図（ｂ）は図（ａ）におけるチップ下面の外
部電極の構成を示し、図（ｃ）は回路構成図である。
って、それぞれ図（ａ）はチップ・ビーズインダクタの
斜視図、同図（ｂ）は図（ａ）におけるチップ下面の外
部電極の構成を示し、図（ｃ）は回路構成図である。
すなわち、実施例１の貫通孔の位置と径を変え、ワンチ
ップ当りの貫通孔数を４個とし、外部電極の構成を変え
た例である。
ップ当りの貫通孔数を４個とし、外部電極の構成を変え
た例である。
これらの例では、第２図（Ｃ）または第３図（Ｃ）の回
路構成図に示すように、インダクタが直列に接続された
チップ・ビーズインダクタとなり、インピーダンスが大
きく取得される。
路構成図に示すように、インダクタが直列に接続された
チップ・ビーズインダクタとなり、インピーダンスが大
きく取得される。
［実施例３］
第４図は本発明のさらに他の実施例を示す図であって、
同図（ａ）はチップ・ビーズインダクタ素体の斜視図、
同図（ｂ）は図（ａ）におけるチップ右側端面の外部電
極の構成を示している。また、同図（ｃ）は図（ａ）の
両端の外部電極の上に、貫通孔および導電膜を形成した
磁性体シートを積層してなるチップ・ビーズインダクタ
の斜視図、同図（ｄ）は図（ｃ）における右側端面の構
成を示し、同図（ｅ）は回路構成図である。
同図（ａ）はチップ・ビーズインダクタ素体の斜視図、
同図（ｂ）は図（ａ）におけるチップ右側端面の外部電
極の構成を示している。また、同図（ｃ）は図（ａ）の
両端の外部電極の上に、貫通孔および導電膜を形成した
磁性体シートを積層してなるチップ・ビーズインダクタ
の斜視図、同図（ｄ）は図（ｃ）における右側端面の構
成を示し、同図（ｅ）は回路構成図である。
すなわち、実施例１の貫通孔の位置と径を変え、ワンチ
ップ当たりの貫通孔数を３個とし、外部電極の構成を変
え、さらに貫通孔および導電膜を形成した磁性体シート
を両端の外部電極の上にそれぞれ積層した円柱状のチッ
プ・ビーズインダクタの例である。本実施例における両
端の外部電極３の上に積層した磁性体シートは、一方の
主面に導電膜を形成し、積層体（第４図（ａ））の貫通
孔と一致する位置に同様の貫通孔を形成したものである
。この磁性体シートは導電膜未形成面と積層体（第４図
（ａ））の外部電極形成面とが接するように積層しく第
４図（ｃ）） 、磁性体シートの貫通孔を通して配置し
た積層体の内部電極３本を直列に接続し、両末端をそれ
ぞれ外面の導電膜と接続した。
ップ当たりの貫通孔数を３個とし、外部電極の構成を変
え、さらに貫通孔および導電膜を形成した磁性体シート
を両端の外部電極の上にそれぞれ積層した円柱状のチッ
プ・ビーズインダクタの例である。本実施例における両
端の外部電極３の上に積層した磁性体シートは、一方の
主面に導電膜を形成し、積層体（第４図（ａ））の貫通
孔と一致する位置に同様の貫通孔を形成したものである
。この磁性体シートは導電膜未形成面と積層体（第４図
（ａ））の外部電極形成面とが接するように積層しく第
４図（ｃ）） 、磁性体シートの貫通孔を通して配置し
た積層体の内部電極３本を直列に接続し、両末端をそれ
ぞれ外面の導電膜と接続した。
本実施例のチップ・ビーズインダクタは、実施例２と同
様の効果が得られた。
様の効果が得られた。
［発明の効果］
以上説明したように、本発明の方法によって得られるチ
ップ・ビーズインダクタはインダクタを直列に接続した
チップとなり、高いインピーダンスが得られ、かつ内部
電極用導体を太い線状に形成することができるので、許
容電流容量が大きいチップ・ビーズインダクタとなり、
面実装技術に対応する部品として広く使用することかで
き、その貢献度は高い。
ップ・ビーズインダクタはインダクタを直列に接続した
チップとなり、高いインピーダンスが得られ、かつ内部
電極用導体を太い線状に形成することができるので、許
容電流容量が大きいチップ・ビーズインダクタとなり、
面実装技術に対応する部品として広く使用することかで
き、その貢献度は高い。
第１図（ａ）〜（ｅ）は本発明の一実施例におけるチッ
プ・ビーズインダクタの製作工程を説明するための斜視
図、同図（ｆ）はその回路構成図である。 第２図および第３図はいずれも本発明の他の実施例にお
けるチップ・ビーズインダクタを示す図であって、それ
ぞれ図（ａ）は完成斜視図、図（ｂ）は図（ａ）におけ
るチップ下面の外部電極の構成、図（ｃ）は回路構成を
示す図である。 第４図は本発明のさらに別の実施例におけるチップ・ビ
ーズインダクタを示す図であって、図（ａ）はチップ・
ビーズインダクタ素体の斜視図、同図（ｂ）は図（ａ）
におけるチップ右側端面の外部電極の構成を示し、同図
（ｃ）は図（ａ）の両端の外部電極の上に、貫通孔およ
び導電膜を形成した磁性体シートを積層してなるチップ
・ビーズインダクタの斜視図、同図（ｄ）は図（Ｃ）に
おける右側端面の構成を示し、同図（ｅ）は回路構成図
である。 第５図は従来のチップ・ビーズインダクタの製法を示す
図であって、同図（ｂ）は完成外観図、同図（ａ）は積
層分解図、同図（ｅ）は回路構成図である。 符号の説明 １・・・・磁性体シート ２・・・・内部電極 ３・・・・外部電極 ４・・・・貫通孔 ５・・・・導電膜 特許出願人 太陽誘電株式会社 代 理 人 弁理士 丸岡政彦 第２図 （ａ） ラ （ｂ） 第４図 （ａ） （ｂ） （ｃ） （ｄ） （ｅ） ３・・ タト 培やｔ種 ４・貫通孔 ５・・・尋 ＩＥ謄
プ・ビーズインダクタの製作工程を説明するための斜視
図、同図（ｆ）はその回路構成図である。 第２図および第３図はいずれも本発明の他の実施例にお
けるチップ・ビーズインダクタを示す図であって、それ
ぞれ図（ａ）は完成斜視図、図（ｂ）は図（ａ）におけ
るチップ下面の外部電極の構成、図（ｃ）は回路構成を
示す図である。 第４図は本発明のさらに別の実施例におけるチップ・ビ
ーズインダクタを示す図であって、図（ａ）はチップ・
ビーズインダクタ素体の斜視図、同図（ｂ）は図（ａ）
におけるチップ右側端面の外部電極の構成を示し、同図
（ｃ）は図（ａ）の両端の外部電極の上に、貫通孔およ
び導電膜を形成した磁性体シートを積層してなるチップ
・ビーズインダクタの斜視図、同図（ｄ）は図（Ｃ）に
おける右側端面の構成を示し、同図（ｅ）は回路構成図
である。 第５図は従来のチップ・ビーズインダクタの製法を示す
図であって、同図（ｂ）は完成外観図、同図（ａ）は積
層分解図、同図（ｅ）は回路構成図である。 符号の説明 １・・・・磁性体シート ２・・・・内部電極 ３・・・・外部電極 ４・・・・貫通孔 ５・・・・導電膜 特許出願人 太陽誘電株式会社 代 理 人 弁理士 丸岡政彦 第２図 （ａ） ラ （ｂ） 第４図 （ａ） （ｂ） （ｃ） （ｄ） （ｅ） ３・・ タト 培やｔ種 ４・貫通孔 ５・・・尋 ＩＥ謄
Claims (2)
- （１）積層されたフェライト磁性体の内部に貫通孔を有
し、該貫通孔に導電性ペーストを焼成して成る導体を具
備し、該導体が前記磁性体の両端に形成された電極に導
出されていることを特徴とするチップ・ビーズインダク
タ。 - （２）フェライト原料粉末と有機バインダーを混合して
シート状に成形し、該シートの所定位置に貫通孔を設け
、該貫通孔に導電性ペーストを充填し、これらシートを
貫通孔が一致して重なる配置で積み重ね、圧着して得ら
れる積層体をチップ形状に裁断した後、該チップを焼成
し、導電性ペーストが焼成されてできた導体が露出して
いる該焼成体両端面にそれぞれ導電性ペーストを塗布し
、焼付けして外部電極とすることを特徴とするチップ・
ビーズインダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29245290A JPH04165606A (ja) | 1990-10-30 | 1990-10-30 | チップ・ビーズインダクタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29245290A JPH04165606A (ja) | 1990-10-30 | 1990-10-30 | チップ・ビーズインダクタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165606A true JPH04165606A (ja) | 1992-06-11 |
Family
ID=17781989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29245290A Pending JPH04165606A (ja) | 1990-10-30 | 1990-10-30 | チップ・ビーズインダクタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165606A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112047A (ja) * | 1992-09-26 | 1994-04-22 | Taiyo Yuden Co Ltd | 積層セラミックインダクタとその製造方法 |
| US6222427B1 (en) | 1995-07-19 | 2001-04-24 | Murata Manufacturing Co., Ltd. | Inductor built-in electronic parts using via holes |
| KR100372737B1 (ko) * | 2001-05-28 | 2003-02-15 | 주식회사 쎄라텍 | 표면 실장형 칩 인덕터 및 제조 방법 |
| JP2010246075A (ja) * | 2009-03-16 | 2010-10-28 | Tdk Corp | 電子部品の実装構造 |
| JP2012129773A (ja) * | 2010-12-15 | 2012-07-05 | Tdk Corp | 電子部品の実装構造 |
-
1990
- 1990-10-30 JP JP29245290A patent/JPH04165606A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112047A (ja) * | 1992-09-26 | 1994-04-22 | Taiyo Yuden Co Ltd | 積層セラミックインダクタとその製造方法 |
| US6222427B1 (en) | 1995-07-19 | 2001-04-24 | Murata Manufacturing Co., Ltd. | Inductor built-in electronic parts using via holes |
| KR100372737B1 (ko) * | 2001-05-28 | 2003-02-15 | 주식회사 쎄라텍 | 표면 실장형 칩 인덕터 및 제조 방법 |
| JP2010246075A (ja) * | 2009-03-16 | 2010-10-28 | Tdk Corp | 電子部品の実装構造 |
| JP2011077560A (ja) * | 2009-03-16 | 2011-04-14 | Tdk Corp | 積層型電子部品 |
| JP2012129773A (ja) * | 2010-12-15 | 2012-07-05 | Tdk Corp | 電子部品の実装構造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6189200B1 (en) | Method for producing multi-layered chip inductor | |
| JP2999374B2 (ja) | 積層チップインダクタ | |
| JP4821908B2 (ja) | 積層型電子部品及びこれを備えた電子部品モジュール | |
| KR100304792B1 (ko) | 다층코일및그제조방법 | |
| CN102403087A (zh) | 层叠型线圈 | |
| JPH0855726A (ja) | 積層型電子部品及びその製造方法 | |
| JPH1167554A (ja) | 積層型コイル部品及びその製造方法 | |
| JP2000195720A (ja) | 積層電子部品 | |
| JPH0669057A (ja) | 積層チップインダクタの製造方法 | |
| JPH04165606A (ja) | チップ・ビーズインダクタとその製造方法 | |
| JPS5924535B2 (ja) | 積層複合部品 | |
| JPH03280412A (ja) | コンデンサネットワーク構造体及びその製造方法 | |
| JPH0363205B2 (ja) | ||
| JPH09260144A (ja) | コイル部品およびその製造方法 | |
| JPH0757935A (ja) | 積層チップインダクタ | |
| JP5245645B2 (ja) | 積層型コイル部品の製造方法 | |
| JP2967843B2 (ja) | 積層チップインダクタおよびその製造方法 | |
| JPH09199331A (ja) | コイル部品およびその製造方法 | |
| JP4109348B2 (ja) | 電子部品とその製造方法 | |
| JP3684290B2 (ja) | 積層電子部品とその製造方法 | |
| JPS6152969B2 (ja) | ||
| JP3582256B2 (ja) | インピーダンス素子及びその製造方法 | |
| JP2003077728A (ja) | 積層インダクタ | |
| JPH0845765A (ja) | 積層電子部品の製造方法 | |
| JPS62257709A (ja) | 積層トランス |